SN/X
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[[大和田]]
*SN/X [#m370c9d0]
パルテノン研究会主催のASICデザインコンテストで第11回から第14回までの規定課題、16ビットCPUの設計の例題パッケージとして配布されている東海大学の清水先生が設計したSN/XのSFL記述と付属コンパイラに関しての解説を載せています。CPUのアーキテクチャの構造やコンパイラの動作に関する説明は[[コンピュータ設計の基礎知識-ハードウェア・アーキテクチャ・コンパイラの設計と実装:http://www.amazon.co.jp/%E3%82%B3%E3%83%B3%E3%83%94%E3%83%A5%E3%83%BC%E3%82%BF%E8%A8%AD%E8%A8%88%E3%81%AE%E5%9F%BA%E7%A4%8E%E7%9F%A5%E8%AD%98%E2%80%95%E3%83%8F%E3%83%BC%E3%83%89%E3%82%A6%E3%82%A7%E3%82%A2%E3%83%BB%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%83%BB%E3%82%B3%E3%83%B3%E3%83%91%E3%82%A4%E3%83%A9%E3%81%AE%E8%A8%AD%E8%A8%88%E3%81%A8%E5%AE%9F%E8%A3%85-%E6%B8%85%E6%B0%B4-%E5%B0%9A%E5%BD%A6/dp/4320120795]]の書籍を参考にしてください。
SN/Xと付属コンパイラのパッケージは[[IP ARCH, Inc.:http://www.ip-arch.jp/]]からダウンロードできます。
----
#contents
**[[SN/Xの解読]] [#rc22d5e1]
SN/Xの解説です。SFLで記述されていて、PARTHENONで論理合成可能です。~
動作のシミュレーションにはsfl2vlを用いてVerilog-HDLの付属テストベンチを使用して行います。
CENTER:&ref(snx.png);
**[[SN/X付属コンパイラの解読]] [#v7f3d5ff]
SN/Xに付属しているコンパイラの解説です。YACCとLEXを用いて記述されています。
**[[16ビットCPU コンテスト課題]] [#rc341af2]
コンテスト課題の解説です。
**[[FPGA実装>SN/X/FPGA実装]] [#z7959562]
SN/XをFPGAに実装する。
**清水先生のSN/Xに関する記事 [#z1e8fa70]
清水先生のブログ"組み込まれたエンジニア"にSN/Xに関する記事がいくつか投稿されていたので、まとめてみました。
-[[SFLらしいCPUの記述:http://blog.goo.ne.jp/ip-arch/e/5e7a0132f6b763cff4ea74fc59f28e5a]]
-[[SN/X パイプライン化:http://blog.goo.ne.jp/ip-arch/e/f319073cfc6e710043b5c18076180fcd]]
-[[SN/X パイプライン化 その2:http://blog.goo.ne.jp/ip-arch/e/d9de9bacb813c05f3b9e4d2b8af80734]]
-[[SN/X レジスタ書込みポート 2ポート化パッチ:http://blog.goo.ne.jp/ip-arch/e/d941d834443735103c2bc8684791db71]]
-[[SN/X 分岐予測パッチ:http://blog.goo.ne.jp/ip-arch/e/5b1ca4e2c75d2f7423c6ed181489bb60]]
-[[SN/X データキャッシュパッチ:http://blog.goo.ne.jp/ip-arch/e/01d53f29ab315aaad5e988cba4461523]]
-[[SN/X 割込みサポート:http://blog.goo.ne.jp/ip-arch/e/56739d9f12ce680ee8433d64776de983]]
-[[SN/X 割込みサポート 修正:http://blog.goo.ne.jp/ip-arch/e/9b8b9bd60b5a5294a2366c0961b44d95]]
-[[SN/X スーパースケーラ版:http://blog.goo.ne.jp/ip-arch/e/255587cfbcabe0d154d1250347dda8e6]]
-[[SN/X スーパースケーラ 更新:http://blog.goo.ne.jp/ip-arch/e/43b4a004ee41e6794396b5424d56557e]]
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[[大和田]]
*SN/X [#m370c9d0]
パルテノン研究会主催のASICデザインコンテストで第11回から第14回までの規定課題、16ビットCPUの設計の例題パッケージとして配布されている東海大学の清水先生が設計したSN/XのSFL記述と付属コンパイラに関しての解説を載せています。CPUのアーキテクチャの構造やコンパイラの動作に関する説明は[[コンピュータ設計の基礎知識-ハードウェア・アーキテクチャ・コンパイラの設計と実装:http://www.amazon.co.jp/%E3%82%B3%E3%83%B3%E3%83%94%E3%83%A5%E3%83%BC%E3%82%BF%E8%A8%AD%E8%A8%88%E3%81%AE%E5%9F%BA%E7%A4%8E%E7%9F%A5%E8%AD%98%E2%80%95%E3%83%8F%E3%83%BC%E3%83%89%E3%82%A6%E3%82%A7%E3%82%A2%E3%83%BB%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%83%BB%E3%82%B3%E3%83%B3%E3%83%91%E3%82%A4%E3%83%A9%E3%81%AE%E8%A8%AD%E8%A8%88%E3%81%A8%E5%AE%9F%E8%A3%85-%E6%B8%85%E6%B0%B4-%E5%B0%9A%E5%BD%A6/dp/4320120795]]の書籍を参考にしてください。
SN/Xと付属コンパイラのパッケージは[[IP ARCH, Inc.:http://www.ip-arch.jp/]]からダウンロードできます。
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#contents
**[[SN/Xの解読]] [#rc22d5e1]
SN/Xの解説です。SFLで記述されていて、PARTHENONで論理合成可能です。~
動作のシミュレーションにはsfl2vlを用いてVerilog-HDLの付属テストベンチを使用して行います。
CENTER:&ref(snx.png);
**[[SN/X付属コンパイラの解読]] [#v7f3d5ff]
SN/Xに付属しているコンパイラの解説です。YACCとLEXを用いて記述されています。
**[[16ビットCPU コンテスト課題]] [#rc341af2]
コンテスト課題の解説です。
**[[FPGA実装>SN/X/FPGA実装]] [#z7959562]
SN/XをFPGAに実装する。
**清水先生のSN/Xに関する記事 [#z1e8fa70]
清水先生のブログ"組み込まれたエンジニア"にSN/Xに関する記事がいくつか投稿されていたので、まとめてみました。
-[[SFLらしいCPUの記述:http://blog.goo.ne.jp/ip-arch/e/5e7a0132f6b763cff4ea74fc59f28e5a]]
-[[SN/X パイプライン化:http://blog.goo.ne.jp/ip-arch/e/f319073cfc6e710043b5c18076180fcd]]
-[[SN/X パイプライン化 その2:http://blog.goo.ne.jp/ip-arch/e/d9de9bacb813c05f3b9e4d2b8af80734]]
-[[SN/X レジスタ書込みポート 2ポート化パッチ:http://blog.goo.ne.jp/ip-arch/e/d941d834443735103c2bc8684791db71]]
-[[SN/X 分岐予測パッチ:http://blog.goo.ne.jp/ip-arch/e/5b1ca4e2c75d2f7423c6ed181489bb60]]
-[[SN/X データキャッシュパッチ:http://blog.goo.ne.jp/ip-arch/e/01d53f29ab315aaad5e988cba4461523]]
-[[SN/X 割込みサポート:http://blog.goo.ne.jp/ip-arch/e/56739d9f12ce680ee8433d64776de983]]
-[[SN/X 割込みサポート 修正:http://blog.goo.ne.jp/ip-arch/e/9b8b9bd60b5a5294a2366c0961b44d95]]
-[[SN/X スーパースケーラ版:http://blog.goo.ne.jp/ip-arch/e/255587cfbcabe0d154d1250347dda8e6]]
-[[SN/X スーパースケーラ 更新:http://blog.goo.ne.jp/ip-arch/e/43b4a004ee41e6794396b5424d56557e]]
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