Mitsuhiro Nakamura
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[[Members-Internal]]
CENTER:SIZE(60){COLOR(#990199){Design and Evaluation of 2D-OASIS-NoC Matrix Processor}}
*Background [#nec7d6fe]
行列乗算は流体力学などのコンピュータ科学において重要な計算である。~
しかし、NxN行列の乗算にはN3回という膨大な量の計算が必要となる。~
そこで行列乗算専用回路のMatrixProcessorを提案された。~
このプロセッサはPE(Processing Element)という計算器を規則的に並べた構造を用いて行列の乗算を計算する。~
また、このプロセッサはPE内で一度に計算する行列の要素数を増やすことで並列度を高くし、計算回数を減らすことができる。
*Problem[#mec7d6fe]
コンピュータ科学の行列計算で使用される行列の大きさは膨大であり、その行列を計算するためには多くのPEが必要になる。~
しかし、PEの数が増加し回路規模が増大すると、回路の破損する確率が高まり信頼性の低下につながる。
*Solution[#mec7d6fe]
信頼性の向上のために、耐障害性(Fault tolerant)を備えたルータを用いてNetwork on Chip(NoC)を構築する
*Research goal[#mec7d6fe]
高信頼性2D-NoC Matrix Processorを実装し、性能と信頼性を評価する
Design and Evaluation of 2D-OASIS-NoC Matrix Processor
*Research Workflow [#nec7d6fe]
Step1.SN/X + Matrix Processor(COLOR(red){9/29 finish})~
Step2.SN/X + Matrix Processor + Network Interface(COLOR(red){10/25 now})~
Step3.SN/X + Matrix Processor + Network Interface + Fault tolerant Router~
Step4.NoC構築~
Step5.評価~
*Papers, Theses [#nec7d6fe]
-1. Akram Ben Ahmed, A. Ben Abdallah, ''LA-XYZ: Low Latency, High Throughput Look-Ahead Routing Algorithm for 3D Network-on-Chip (3D-NoC) Architecture'', '''IEEE Proceedings of the 6th International Symposium on Embedded Multicore SoCs (MCSoC-12), pp. 167-174, 2012.
[[[DOI>http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=6354695]]]
-2. [[OASIS-NoC Benchmark suite>http://webfs-int.u-aizu.ac.jp/~benab/doc/oasis_benchmarks_Ver.2012.pdf]], April 2013.
-3. [[3D OASIS NoC Verilog HDL Code>http://aslweb.u-aizu.ac.jp/aslint/index.php?3D-ONoC-Verilog]]
-4. [[OASIS 3D-Router Physical Design>http://web-ext.u-aizu.ac.jp/~benab/publications/treport/OASIS_Router_PhysicalDesign_technical_report_2014.pdf]], Tutorial, July 5, 2014.
-5. R. Okada, A. Ben Abdallah,Architecture and Design of Core Network Interface for Distributed Routing in OASIS NoC [[Thesis>http://webfs-int.u-aizu.ac.jp/~benab/publications/theses/Okada-BS-11/s1160048_GT2011.pdf]], [[slides>http://webfs-int.u-aizu.ac.jp/~benab/publications/theses/Okada-BS-11/s1160048_GT2011-slides.pdf]], [[Technical Report>http://webfs-int.u-aizu.ac.jp/~benab/publications/treport/RyuyaOkada-TR2011.pdf]], [[Webpage>Ryuya Okada]]
-6 A. Ben Ahmed, On the Design of a 3D Network-on-Chip for Many-core SoC, Master's Thesis, The University of Aizu.
[[Thesis>http://www.u-aizu.ac.jp/~benab/publications/theses/Akram-MS-11/m5141153_2011_MS_thesis.pdf]], [[slides>http://www.u-aizu.ac.jp/~benab/publications/theses/Akram-MS-11//m51411532011_MS_thesis_slides.pdf]]
-7. [[About TSV: Physical design of a 3D router: reducing the number of vertical connections and enabling asynchronous Operation>https://drive.google.com/file/d/0B2HMlO4p7SuwaFV4cHp4VVdCTVE/view?usp=sharing]]
[[3D-Matrix Processor>3D-Matrix Processor]]
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[[Members-Internal]]
CENTER:SIZE(60){COLOR(#990199){Design and Evaluation of 2D-OASIS-NoC Matrix Processor}}
*Background [#nec7d6fe]
行列乗算は流体力学などのコンピュータ科学において重要な計算である。~
しかし、NxN行列の乗算にはN3回という膨大な量の計算が必要となる。~
そこで行列乗算専用回路のMatrixProcessorを提案された。~
このプロセッサはPE(Processing Element)という計算器を規則的に並べた構造を用いて行列の乗算を計算する。~
また、このプロセッサはPE内で一度に計算する行列の要素数を増やすことで並列度を高くし、計算回数を減らすことができる。
*Problem[#mec7d6fe]
コンピュータ科学の行列計算で使用される行列の大きさは膨大であり、その行列を計算するためには多くのPEが必要になる。~
しかし、PEの数が増加し回路規模が増大すると、回路の破損する確率が高まり信頼性の低下につながる。
*Solution[#mec7d6fe]
信頼性の向上のために、耐障害性(Fault tolerant)を備えたルータを用いてNetwork on Chip(NoC)を構築する
*Research goal[#mec7d6fe]
高信頼性2D-NoC Matrix Processorを実装し、性能と信頼性を評価する
Design and Evaluation of 2D-OASIS-NoC Matrix Processor
*Research Workflow [#nec7d6fe]
Step1.SN/X + Matrix Processor(COLOR(red){9/29 finish})~
Step2.SN/X + Matrix Processor + Network Interface(COLOR(red){10/25 now})~
Step3.SN/X + Matrix Processor + Network Interface + Fault tolerant Router~
Step4.NoC構築~
Step5.評価~
*Papers, Theses [#nec7d6fe]
-1. Akram Ben Ahmed, A. Ben Abdallah, ''LA-XYZ: Low Latency, High Throughput Look-Ahead Routing Algorithm for 3D Network-on-Chip (3D-NoC) Architecture'', '''IEEE Proceedings of the 6th International Symposium on Embedded Multicore SoCs (MCSoC-12), pp. 167-174, 2012.
[[[DOI>http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=6354695]]]
-2. [[OASIS-NoC Benchmark suite>http://webfs-int.u-aizu.ac.jp/~benab/doc/oasis_benchmarks_Ver.2012.pdf]], April 2013.
-3. [[3D OASIS NoC Verilog HDL Code>http://aslweb.u-aizu.ac.jp/aslint/index.php?3D-ONoC-Verilog]]
-4. [[OASIS 3D-Router Physical Design>http://web-ext.u-aizu.ac.jp/~benab/publications/treport/OASIS_Router_PhysicalDesign_technical_report_2014.pdf]], Tutorial, July 5, 2014.
-5. R. Okada, A. Ben Abdallah,Architecture and Design of Core Network Interface for Distributed Routing in OASIS NoC [[Thesis>http://webfs-int.u-aizu.ac.jp/~benab/publications/theses/Okada-BS-11/s1160048_GT2011.pdf]], [[slides>http://webfs-int.u-aizu.ac.jp/~benab/publications/theses/Okada-BS-11/s1160048_GT2011-slides.pdf]], [[Technical Report>http://webfs-int.u-aizu.ac.jp/~benab/publications/treport/RyuyaOkada-TR2011.pdf]], [[Webpage>Ryuya Okada]]
-6 A. Ben Ahmed, On the Design of a 3D Network-on-Chip for Many-core SoC, Master's Thesis, The University of Aizu.
[[Thesis>http://www.u-aizu.ac.jp/~benab/publications/theses/Akram-MS-11/m5141153_2011_MS_thesis.pdf]], [[slides>http://www.u-aizu.ac.jp/~benab/publications/theses/Akram-MS-11//m51411532011_MS_thesis_slides.pdf]]
-7. [[About TSV: Physical design of a 3D router: reducing the number of vertical connections and enabling asynchronous Operation>https://drive.google.com/file/d/0B2HMlO4p7SuwaFV4cHp4VVdCTVE/view?usp=sharing]]
[[3D-Matrix Processor>3D-Matrix Processor]]
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