M1 Akihito Kajikawa
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CENTER:SIZE(40){COLOR(green){Design and Evaluation of 4x4 Mesh-based NoC [for Image Processing Applications]}}
----
-[[OASIS-VP]]
-[[Members-Internal]]
----
*Research Background [#c8cb61ac]
マイクロプロセッサの進化によって、実用的な視覚システムへの要求がセキュリ ティ・監 視・ロボット応用においても現れてきています。典型的な視覚処理のサイクルは一般的に (1)感知 → (2) 処理 → (3) 分析→ (4) 決定 から成ります。SIFTのような視覚処理及び物体認 識アルゴリズムはとりわけ高フレームレートが不可欠なアプリケーションにおいて膨大な 計算能力やタスク間のデータのやり取りを必要とします。さらに、リアルタイム決定をす るにはさらに複雑な大きな入力データ(画像または映像)セットの解析を行うシステムに 低レイテンシを要求します。したがって、効率的で信頼性のある通信や計算のためのメニ ーコアアーキテクチャがハイパフォーマンス視覚タスクでは必要とされます。 この計画の主な目標は既存の手法において見られる様々な問題を解決する信頼性のあるリ アルタイム低レベル視覚処理のためのメニーコア3D-NoCアーキテクチャを研究、開発さ せることです。このシステムは我々が以前開発した信頼性のあるネットワークオンチップ (OASIS)に基づきます。このシステムは3D-OASIS NoCがPE間での通信を調整し、タスク 間のデータのやり取りに大量に使用されている一方で、ILP/データ/スレッドレベルでの並 列化のためにいくつか専用のPEを統合します。この計画で利用可能な研
*Research Goal [#a900f83d]
Design and Evaluation of 4x4 Mesh-based NoC [for Real-time Image Processing Multicore System
*Research Schedule [#y6a3002b]
***Step 1 (Finished) [#u6b962a1]
-Design and evaluation of a single Router
***Step 2 [#n84ecc4d] COLOR(blue){January 31, 2017} [#g690a5fb]
-Design of a 4x4 OASIS NoC (without PEs)
-Study the complexity, bandwidth, and Latency
***Step 3 COLOR(blue){February 28, 2017} [#g7a4a8a7]
-Investigate and study SIFT Algorithm
--''Reference'': [[SIFT Algorithm (in Japanese)>https://drive.google.com/file/d/0B1g5BRAzi1DaRDJ4ZjY3S0lKbFU/view]]
***Step 4 COLOR(blue){April 30, 2017} [#z3d05ba1]
-Investigate SIFT Task Graph
-Investigate suitable PEs
-Investigate required hardware configuration
***Step 5 COLOR(blue){June 30, 2017} [#tdb0e927]
-Use Step 2 and integrate PEs, Memory, and NI.
***Step 5 COLOR(blue){September 30, 2017} [#e0b77ff3]
-Evaluate the performance of the system.
***Step 5 COLOR(blue){November 30, 2017} [#qc91854a]
-Debugging
***Step 5 COLOR(blue){December 15 - Janury 8, 2018} [#x657d264]
-Write MS thesis
*References [#ba027dbf]
-[[GT>Akihito Kajikawa]]
- Main references: Japanese spec: https://github.com/openrisc/or1200/blob/master/doc/openrisc1200_spec_0.7_jp.pdf
-[[Small MIPS Processor in Verilog>https://drive.google.com/file/d/0B2HMlO4p7Suway1MUXhiN1VIR3c/view?usp=sharing]]
-Other Links
--[[OASIS-VP GDoc Spec (editable)>https://docs.google.com/document/d/1PzBDPGNPMFj2-N3tKNtVGwayoeB5BBm3P12hdJzIf-Y/edit?usp=sharing]]
--[[SIFT Lecture (Video)>https://www.youtube.com/watch?v=NPcMS49V5hg]]
--[[SIFT Lecture (Japanese)>https://drive.google.com/file/d/0B1g5BRAzi1DaRDJ4ZjY3S0lKbFU/view?usp=sharing]]
--[[SIFT Demo (Matlab)>https://drive.google.com/file/d/0B1g5BRAzi1Dab2JGVXJPZS1wYlE/view?usp=sharing]]
--[[Tapeout (by Akram)>https://drive.google.com/file/d/0B1g5BRAzi1DacjU1TEd4VDBYSXc/view?usp=sharing]]
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CENTER:SIZE(40){COLOR(green){Design and Evaluation of 4x4 Mesh-based NoC [for Image Processing Applications]}}
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-[[OASIS-VP]]
-[[Members-Internal]]
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*Research Background [#c8cb61ac]
マイクロプロセッサの進化によって、実用的な視覚システムへの要求がセキュリ ティ・監 視・ロボット応用においても現れてきています。典型的な視覚処理のサイクルは一般的に (1)感知 → (2) 処理 → (3) 分析→ (4) 決定 から成ります。SIFTのような視覚処理及び物体認 識アルゴリズムはとりわけ高フレームレートが不可欠なアプリケーションにおいて膨大な 計算能力やタスク間のデータのやり取りを必要とします。さらに、リアルタイム決定をす るにはさらに複雑な大きな入力データ(画像または映像)セットの解析を行うシステムに 低レイテンシを要求します。したがって、効率的で信頼性のある通信や計算のためのメニ ーコアアーキテクチャがハイパフォーマンス視覚タスクでは必要とされます。 この計画の主な目標は既存の手法において見られる様々な問題を解決する信頼性のあるリ アルタイム低レベル視覚処理のためのメニーコア3D-NoCアーキテクチャを研究、開発さ せることです。このシステムは我々が以前開発した信頼性のあるネットワークオンチップ (OASIS)に基づきます。このシステムは3D-OASIS NoCがPE間での通信を調整し、タスク 間のデータのやり取りに大量に使用されている一方で、ILP/データ/スレッドレベルでの並 列化のためにいくつか専用のPEを統合します。この計画で利用可能な研
*Research Goal [#a900f83d]
Design and Evaluation of 4x4 Mesh-based NoC [for Real-time Image Processing Multicore System
*Research Schedule [#y6a3002b]
***Step 1 (Finished) [#u6b962a1]
-Design and evaluation of a single Router
***Step 2 [#n84ecc4d] COLOR(blue){January 31, 2017} [#g690a5fb]
-Design of a 4x4 OASIS NoC (without PEs)
-Study the complexity, bandwidth, and Latency
***Step 3 COLOR(blue){February 28, 2017} [#g7a4a8a7]
-Investigate and study SIFT Algorithm
--''Reference'': [[SIFT Algorithm (in Japanese)>https://drive.google.com/file/d/0B1g5BRAzi1DaRDJ4ZjY3S0lKbFU/view]]
***Step 4 COLOR(blue){April 30, 2017} [#z3d05ba1]
-Investigate SIFT Task Graph
-Investigate suitable PEs
-Investigate required hardware configuration
***Step 5 COLOR(blue){June 30, 2017} [#tdb0e927]
-Use Step 2 and integrate PEs, Memory, and NI.
***Step 5 COLOR(blue){September 30, 2017} [#e0b77ff3]
-Evaluate the performance of the system.
***Step 5 COLOR(blue){November 30, 2017} [#qc91854a]
-Debugging
***Step 5 COLOR(blue){December 15 - Janury 8, 2018} [#x657d264]
-Write MS thesis
*References [#ba027dbf]
-[[GT>Akihito Kajikawa]]
- Main references: Japanese spec: https://github.com/openrisc/or1200/blob/master/doc/openrisc1200_spec_0.7_jp.pdf
-[[Small MIPS Processor in Verilog>https://drive.google.com/file/d/0B2HMlO4p7Suway1MUXhiN1VIR3c/view?usp=sharing]]
-Other Links
--[[OASIS-VP GDoc Spec (editable)>https://docs.google.com/document/d/1PzBDPGNPMFj2-N3tKNtVGwayoeB5BBm3P12hdJzIf-Y/edit?usp=sharing]]
--[[SIFT Lecture (Video)>https://www.youtube.com/watch?v=NPcMS49V5hg]]
--[[SIFT Lecture (Japanese)>https://drive.google.com/file/d/0B1g5BRAzi1DaRDJ4ZjY3S0lKbFU/view?usp=sharing]]
--[[SIFT Demo (Matlab)>https://drive.google.com/file/d/0B1g5BRAzi1Dab2JGVXJPZS1wYlE/view?usp=sharing]]
--[[Tapeout (by Akram)>https://drive.google.com/file/d/0B1g5BRAzi1DacjU1TEd4VDBYSXc/view?usp=sharing]]
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