芳賀/ASICデザインコンテスト 2009
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開始行:
[[芳賀]]
*ASICデザインコンテスト 2009 [#kd69d5e1]
**目標 [#u100e071]
-パイプラインキュープロセッサの完成(sflで)
&br;
&br;
**To DO [#f56448a9]
-とりあえず、DesignWaveで制作したキュープロセッサを、SFL化する。
#br
**Queue16_pipeについてのあれこれ [#q9782648]
-データ関係
--命令->16bit
--データ->32bit
--メモリ(外部)->8bitX4096(仮)
--レジスタ->32bitX256
-パイプラインステージ
--IF
---命令フェッチ
--ID
---命令のデコード
--QC
---キューレジスタへのアドレス算出
--IS
---キューレジスタへのアクセス
---AREG、DREGの参照
--EX
---命令の処理
---SFLの記述を利用し、各処理ユニットを並列ではなく、選別して使用することにした
--MEM
---外部メモリへのアクセス
---SFLの場合、メモリアクセスとレジスタ書き込みが同時に出来そうにないと判断し、WBステージから分離させた
--WB
---命令実行後の処理
---QREG、AREG、DREGの更新、jump系の処理
#br
-ユニットについてのなにか
--FU
---PCを保存しているレジスタをreg_wrにしないと正しく動かない?
#br
-回路的仕様
--シミュレーションが怪しいので、フォワーディングユニットは未実装~
そのため、QREG、AREG、DREGに関係する命令の後にnopを挟む必要性がある
#br
-命令セット(3/22)
CENTER:&ref(inst.jpg);
#br
**SFLについてのあれこれ [#ia7104d9]
-引数は13個まで。超えるとsecondsでシミュレーションが出来ない。
-instroutを使う場合は、declareではなくmodule内でinstr_argを定義する。
-mem宣言はcircuit内でないと使えないみたい。
-bit幅は正しく記述しよう。省略するとエラーになる。
#br
**リンク [#kf4c7075]
-[[第14回ASICデザインコンテスト>第14回ASICデザインコンテスト]]
終了行:
[[芳賀]]
*ASICデザインコンテスト 2009 [#kd69d5e1]
**目標 [#u100e071]
-パイプラインキュープロセッサの完成(sflで)
&br;
&br;
**To DO [#f56448a9]
-とりあえず、DesignWaveで制作したキュープロセッサを、SFL化する。
#br
**Queue16_pipeについてのあれこれ [#q9782648]
-データ関係
--命令->16bit
--データ->32bit
--メモリ(外部)->8bitX4096(仮)
--レジスタ->32bitX256
-パイプラインステージ
--IF
---命令フェッチ
--ID
---命令のデコード
--QC
---キューレジスタへのアドレス算出
--IS
---キューレジスタへのアクセス
---AREG、DREGの参照
--EX
---命令の処理
---SFLの記述を利用し、各処理ユニットを並列ではなく、選別して使用することにした
--MEM
---外部メモリへのアクセス
---SFLの場合、メモリアクセスとレジスタ書き込みが同時に出来そうにないと判断し、WBステージから分離させた
--WB
---命令実行後の処理
---QREG、AREG、DREGの更新、jump系の処理
#br
-ユニットについてのなにか
--FU
---PCを保存しているレジスタをreg_wrにしないと正しく動かない?
#br
-回路的仕様
--シミュレーションが怪しいので、フォワーディングユニットは未実装~
そのため、QREG、AREG、DREGに関係する命令の後にnopを挟む必要性がある
#br
-命令セット(3/22)
CENTER:&ref(inst.jpg);
#br
**SFLについてのあれこれ [#ia7104d9]
-引数は13個まで。超えるとsecondsでシミュレーションが出来ない。
-instroutを使う場合は、declareではなくmodule内でinstr_argを定義する。
-mem宣言はcircuit内でないと使えないみたい。
-bit幅は正しく記述しよう。省略するとエラーになる。
#br
**リンク [#kf4c7075]
-[[第14回ASICデザインコンテスト>第14回ASICデザインコンテスト]]
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