猪狩/2008-07-24
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[[猪狩]]
//研究室限定
*7/24(木) 2008 [#z0adbfa3]
午前中に起きたのに、家の片づけに時間を取られ午後出勤↓↓
-やること
--パネルを完成させる
--RPRの論文を半分まで読む
-やったこと
--パネルは一応完成
--RPR論文はほとんど進んでません
--友達の課題のバグ探しをみてた
---verilogはif,elseで書くよりもcaseの方が回路規模が少なくなるらしい
---ムーアじゃなくてミーリー見たの久し振り
-RPR
--今日はTomasuloアルゴリズムの論文をやった
---考え方は理解したが、実現は難しそう
---プロセッサの規模が小さい(パイプラインの段数が少なかったりする)と効果は少ない
--北道先生が昔、やっていたらしい
---シュミレーションと検証(proof,数学的)は意味が違う!
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[[猪狩]]
//研究室限定
*7/24(木) 2008 [#z0adbfa3]
午前中に起きたのに、家の片づけに時間を取られ午後出勤↓↓
-やること
--パネルを完成させる
--RPRの論文を半分まで読む
-やったこと
--パネルは一応完成
--RPR論文はほとんど進んでません
--友達の課題のバグ探しをみてた
---verilogはif,elseで書くよりもcaseの方が回路規模が少なくなるらしい
---ムーアじゃなくてミーリー見たの久し振り
-RPR
--今日はTomasuloアルゴリズムの論文をやった
---考え方は理解したが、実現は難しそう
---プロセッサの規模が小さい(パイプラインの段数が少なかったりする)と効果は少ない
--北道先生が昔、やっていたらしい
---シュミレーションと検証(proof,数学的)は意味が違う!
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