第13回ASICデザインコンテスト
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[[デザインコンテストへの挑戦]]
*第13回 ASICデザインコンテスト応募作品 規定課題 16ビット CPU "いずみかわ" [#i138e058]
2007年度の作品。&color(red){最優秀賞};を受賞しました。
-16ビット CPU "いずみかわ"
--ドキュメントファイル&ref(izumikawa.pdf);
-メンバー
--猪狩 修平(B3)
--増田 昌士(B3)
--志賀 瑞穂(B3)
-設計概要
--CPU アーキテクチャ
---加算器のAPPNAへの変更
---パイプライン化
---減算命令の追加
---無用命令の削除
---SFL記述の最適化
--コンパイラ
---減算命令への対応
---PP,MM操作の改良
---定数の畳み込み
---変数と定数の加減算の最適化
---配列アドレスの添字の最適化
---ロード命令の最適化
--論理合成
---論理合成スクリプトの改良
-結果
--エネルギー・時間積で28倍の性能を得ることが出来た。
||オリジナル|前年度の作品(はないずみ)|いずみかわ|
|recur [クロック数]|323|154|143|
|sort [クロック数]|26216|9014|5245|
|最大遅延[ns]|63.6|31.9|23.7|
|消費電力[μW/MHz]|5680|5050|6068|
|エネルギー・時間積[nJ·s]|3.06|0.224|0.108|
終了行:
[[デザインコンテストへの挑戦]]
*第13回 ASICデザインコンテスト応募作品 規定課題 16ビット CPU "いずみかわ" [#i138e058]
2007年度の作品。&color(red){最優秀賞};を受賞しました。
-16ビット CPU "いずみかわ"
--ドキュメントファイル&ref(izumikawa.pdf);
-メンバー
--猪狩 修平(B3)
--増田 昌士(B3)
--志賀 瑞穂(B3)
-設計概要
--CPU アーキテクチャ
---加算器のAPPNAへの変更
---パイプライン化
---減算命令の追加
---無用命令の削除
---SFL記述の最適化
--コンパイラ
---減算命令への対応
---PP,MM操作の改良
---定数の畳み込み
---変数と定数の加減算の最適化
---配列アドレスの添字の最適化
---ロード命令の最適化
--論理合成
---論理合成スクリプトの改良
-結果
--エネルギー・時間積で28倍の性能を得ることが出来た。
||オリジナル|前年度の作品(はないずみ)|いずみかわ|
|recur [クロック数]|323|154|143|
|sort [クロック数]|26216|9014|5245|
|最大遅延[ns]|63.6|31.9|23.7|
|消費電力[μW/MHz]|5680|5050|6068|
|エネルギー・時間積[nJ·s]|3.06|0.224|0.108|
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