第12回ASICデザインコンテスト
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開始行:
[[デザインコンテストへの挑戦]]
*第12回 ASICデザインコンテスト応募作品 規定課題 16ビット CPU "はないずみ" [#m713676f]
2006年度の作品。奨励賞を受賞しました。
-16ビット CPU "はないずみ"
--ドキュメントファイル&ref(hanaizumi.pdf);
-メンバー
--大和田 大輔(B3)
--柴田 浩一(B3)
--大堀 文子(B3)
--進藤 陽広(B4)
-設計概要
--SN/Xを基にエネルギー・時間積を最小化。
--基本となる加算器にAlternative Parallel Prefix Network Adder(APPNA)を採用。
--パイプライン化。
--命令の追加・削除。
--PARTHENON を用いた合成のために最適なSFL記述の検討。
--コンパイラの最適化。
-結果
--エネルギー・時間積で13.7倍の性能を得ることが出来た。
||オリジナル|はないずみ|
|recur [クロック数]|323|154|
|sort [クロック数]|26216|9014|
|最大遅延[ns]|63.6|31.9|
|消費電力[μW/MHz]|5680|5050|
|エネルギー・時間積[nJ·s]|3.06|0.224|
終了行:
[[デザインコンテストへの挑戦]]
*第12回 ASICデザインコンテスト応募作品 規定課題 16ビット CPU "はないずみ" [#m713676f]
2006年度の作品。奨励賞を受賞しました。
-16ビット CPU "はないずみ"
--ドキュメントファイル&ref(hanaizumi.pdf);
-メンバー
--大和田 大輔(B3)
--柴田 浩一(B3)
--大堀 文子(B3)
--進藤 陽広(B4)
-設計概要
--SN/Xを基にエネルギー・時間積を最小化。
--基本となる加算器にAlternative Parallel Prefix Network Adder(APPNA)を採用。
--パイプライン化。
--命令の追加・削除。
--PARTHENON を用いた合成のために最適なSFL記述の検討。
--コンパイラの最適化。
-結果
--エネルギー・時間積で13.7倍の性能を得ることが出来た。
||オリジナル|はないずみ|
|recur [クロック数]|323|154|
|sort [クロック数]|26216|9014|
|最大遅延[ns]|63.6|31.9|
|消費電力[μW/MHz]|5680|5050|
|エネルギー・時間積[nJ·s]|3.06|0.224|
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