大和田/日誌/2008-10-29
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開始行:
[[大和田/日誌]]
-Verilog-modeのあれこれ
--http://www.veripool.org/wiki/verilog-mode/Verilog-mode_veritedium#SEC23
--http://ryusai.hp.infoseek.co.jp/veri-mode2.htm
-コンテスト
--gccが生成したバブルソートが動作することをシミュレータで確認。
--キャラクタディスプレイ+VGAコントローラを組み込む。
--表示用の関数類を整備。
---32ビット整数の表示のためのサブルーチン作成予定。
終了行:
[[大和田/日誌]]
-Verilog-modeのあれこれ
--http://www.veripool.org/wiki/verilog-mode/Verilog-mode_veritedium#SEC23
--http://ryusai.hp.infoseek.co.jp/veri-mode2.htm
-コンテスト
--gccが生成したバブルソートが動作することをシミュレータで確認。
--キャラクタディスプレイ+VGAコントローラを組み込む。
--表示用の関数類を整備。
---32ビット整数の表示のためのサブルーチン作成予定。
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