大堀/書籍/コンピュータの構成と設計/MIPS回路ヴァージョン管理
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開始行:
[[大堀/書籍/コンピュータの構成と設計]]
-後で合成をかける時に、ヴァージョンごとの比較ができるように、管理をしっかりしておく。
-管理をsvnにて行うように変更した。7月20日
*7月30日分岐ハザードの解消 [#n3b63c7a]
-ハザード検出ユニットは終了(ver.8)
-解消するにあたってやること
--分岐用の加算器をMEMからIDに移す
--IDステージでレジスタの比較(ビットの排他的ORと、結果の全ビットのAND)回路
--フォワーディングユニットとハザード検出ユニットの回路のコピー
--IFステージ上の命令をフラッシュするために、IF.Flushという制御線を追加。
*7月20日フォワーディング実装終盤(jの追加) [#q6355f4d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/fifth
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--(e)ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--ForwardingUnit.v
--IM.v : 65536, no-class-file
--(e)MIPS.v : mips processor
--MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--MUX_3.v
--PC.v :
--Reg.v : RegWrite
--Shift2bit.v:
--register.v: pipeline register, some bits
-詳細
--追加するもの。
--- jに関する制御信号とパス
*7月19日フォワーディング実装終盤(beqの追加) [#q6355f4d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/fifth
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--(e)ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--ForwardingUnit.v
--IM.v : 65536, no-class-file
--(e)MIPS.v : mips processor
--MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--MUX_3.v
--PC.v :
--Reg.v : RegWrite
--Shift2bit.v:
--register.v: pipeline register, some bits
-詳細
--追加するもの。
---beq, jに関する制御信号とパス
---beq : aluのzeroがつながっていなかった。
*7月18日フォワーディング実装開始 [#q6355f4d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/fourth
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--(e)ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--ForwardingUnit.v
--IM.v : 65536, no-class-file
--(e)MIPS.v : mips processor
--MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--MUX_3.v
--PC.v :
--(e)Reg.v : RegWrite
--Shift2bit.v:
--(e)register.v: pipeline register, some bits
-詳細
--追加するもの。
---MUX 3個
---Forwarding unit
---追加にともなったwire他
-7月18日深夜
--R-type, LW, SWの検証終了
--Beq, Immidiate命令は未検証
*7月13日パイプラインの制御実装開始 [#r58a2e5e]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/third
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--IM.v : 65536, no-class-file
--MIPS.v : mips processor
--(e) MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--PC.v :
--(e) Reg.v : RegWrite
--Shift2bit.v:
--(e) register.v: pipeline register, some bits
前回のヴァージョンから変更があったものには、(e)をつける。
-詳細
*7月13日単一クロックサイクルのデータパス(パイプライン版)実装開始 [#j14b4d05]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/second
-構成ファイル
--ALU.v : no-CLA, no-complement
--DM.v :65536
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--IM.v : 65536, no-class-file
--MUX_2.v : version with x = {sel==1'b1}? one : zero;
--PC.v :
--Reg.v :
--Shift2bit.v:
--register.v: pipeline register
前回のヴァージョンから変更があったものには、(e)をつける。
-詳細
--パイプラインレジスタ(register.v)の追加
--ロード命令を正しく処理するためのパス(p.424)
*7月12日単一クロックサイクルのデータパス実装開始 [#m3a3cc1d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/first
-構成ファイル
--ALU.v : no-CLA, no-complement
--DM.v :65536
--Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--IM.v : 65536, no-class-file
--MUX_2.v : version with x = {sel==1'b1}? one : zero;
--PC.v :
--Reg.v :
--Shift2bit.v
-詳細
--基本的に全部モジュール化。
--値(4)を生成するときに、wireとして宣言した方がよいのか、調べる。
--制御系統の入力を省いているので、後でつける。
--メモリの書き方が…わからない。
--DatapathとMemoryのみ。
終了行:
[[大堀/書籍/コンピュータの構成と設計]]
-後で合成をかける時に、ヴァージョンごとの比較ができるように、管理をしっかりしておく。
-管理をsvnにて行うように変更した。7月20日
*7月30日分岐ハザードの解消 [#n3b63c7a]
-ハザード検出ユニットは終了(ver.8)
-解消するにあたってやること
--分岐用の加算器をMEMからIDに移す
--IDステージでレジスタの比較(ビットの排他的ORと、結果の全ビットのAND)回路
--フォワーディングユニットとハザード検出ユニットの回路のコピー
--IFステージ上の命令をフラッシュするために、IF.Flushという制御線を追加。
*7月20日フォワーディング実装終盤(jの追加) [#q6355f4d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/fifth
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--(e)ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--ForwardingUnit.v
--IM.v : 65536, no-class-file
--(e)MIPS.v : mips processor
--MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--MUX_3.v
--PC.v :
--Reg.v : RegWrite
--Shift2bit.v:
--register.v: pipeline register, some bits
-詳細
--追加するもの。
--- jに関する制御信号とパス
*7月19日フォワーディング実装終盤(beqの追加) [#q6355f4d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/fifth
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--(e)ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--ForwardingUnit.v
--IM.v : 65536, no-class-file
--(e)MIPS.v : mips processor
--MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--MUX_3.v
--PC.v :
--Reg.v : RegWrite
--Shift2bit.v:
--register.v: pipeline register, some bits
-詳細
--追加するもの。
---beq, jに関する制御信号とパス
---beq : aluのzeroがつながっていなかった。
*7月18日フォワーディング実装開始 [#q6355f4d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/fourth
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--(e)ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--ForwardingUnit.v
--IM.v : 65536, no-class-file
--(e)MIPS.v : mips processor
--MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--MUX_3.v
--PC.v :
--(e)Reg.v : RegWrite
--Shift2bit.v:
--(e)register.v: pipeline register, some bits
-詳細
--追加するもの。
---MUX 3個
---Forwarding unit
---追加にともなったwire他
-7月18日深夜
--R-type, LW, SWの検証終了
--Beq, Immidiate命令は未検証
*7月13日パイプラインの制御実装開始 [#r58a2e5e]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/third
-構成ファイル
--ALU.v : no-CLA, no-complement
--ALU_ctl.v : same as class file
--ControlUnit.v : no J and Immidiate inst.
--(e) DM.v :65536, re
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--IM.v : 65536, no-class-file
--MIPS.v : mips processor
--(e) MUX_2.v : version with x = {sel==1'b1}? one : zero; , 5bit
--PC.v :
--(e) Reg.v : RegWrite
--Shift2bit.v:
--(e) register.v: pipeline register, some bits
前回のヴァージョンから変更があったものには、(e)をつける。
-詳細
*7月13日単一クロックサイクルのデータパス(パイプライン版)実装開始 [#j14b4d05]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/second
-構成ファイル
--ALU.v : no-CLA, no-complement
--DM.v :65536
--(e) Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--IM.v : 65536, no-class-file
--MUX_2.v : version with x = {sel==1'b1}? one : zero;
--PC.v :
--Reg.v :
--Shift2bit.v:
--register.v: pipeline register
前回のヴァージョンから変更があったものには、(e)をつける。
-詳細
--パイプラインレジスタ(register.v)の追加
--ロード命令を正しく処理するためのパス(p.424)
*7月12日単一クロックサイクルのデータパス実装開始 [#m3a3cc1d]
-ディレクトリ
/home/m5121215/class/seme_2/cfs/mips/first
-構成ファイル
--ALU.v : no-CLA, no-complement
--DM.v :65536
--Datapath.v :
--Ex16_32.v : version with {{32{a[15]}},a}
--IM.v : 65536, no-class-file
--MUX_2.v : version with x = {sel==1'b1}? one : zero;
--PC.v :
--Reg.v :
--Shift2bit.v
-詳細
--基本的に全部モジュール化。
--値(4)を生成するときに、wireとして宣言した方がよいのか、調べる。
--制御系統の入力を省いているので、後でつける。
--メモリの書き方が…わからない。
--DatapathとMemoryのみ。
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