大堀/研究進捗/2007-12-10
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開始行:
[[大堀/研究進捗]]
//研究室限定
*予定 [#t0c6911d]
-合成
-ソフトウェアチューニング
*結果 [#x6211e3d]
**変更ファイル [#y7a284a9]
***rgb_list [#b4f218b4]
--bit選択の部分をより無駄のない方法にした。
pg_bits_mux(fx, xk, zero, ffx, NFLO);
pg_bits_mux(fy, xk, zero, ffy, NFLO);
pg_float_mult(ffx,ffy,ffz,NFLO,NMAN, NST_ADD);
pg_float_compz_abs(ffz,mulflag,NFLO,NMAN, 1);
pg_bits_mux(mulflag,zero,ffx,fffx,NFLO);
を
pg_bits_or(fx,fy,fz,1);
pg_bits_mux(fz,xk,zero,fffz,NFLO);
に変更。
--注意点
---ISE_PROJECT/pgpg_mem/pg_pipe.vhdファイル中を手動改変。
---bit数は合っているが、表記が違うので、syntax errorになる。これを変更。
component pg_float_compare_abs_18_8_1
port( clk : in std_logic;
x : in std_logic_vector(17 downto 0);
y : in std_logic_vector(17 downto 0);
- flag : out std_logic);
+ flag : out std_logic_vector(0 downto 0));
end component;
component pg_bits_or_1
port( x : in std_logic_vector(0 downto 0);
y : in std_logic_vector(0 downto 0);
- z : out std_logic_vector(0 downto 0));
+ z : out std_logic);
end component;
component pg_bits_mux_18
port( flag : in std_logic;
x : in std_logic_vector(17 downto 0);
y : in std_logic_vector(17 downto 0);
z : out std_logic_vector(17 downto 0));
end component;
***rgb_latest.c [#n210e490]
-画像の端の部分の例外処理を変更中。まだ未完成。
***3x3 と 5x5の回路を生成。(データをとったら、どちらの処理も可能な回路に変更する。) [#ja495338]
終了行:
[[大堀/研究進捗]]
//研究室限定
*予定 [#t0c6911d]
-合成
-ソフトウェアチューニング
*結果 [#x6211e3d]
**変更ファイル [#y7a284a9]
***rgb_list [#b4f218b4]
--bit選択の部分をより無駄のない方法にした。
pg_bits_mux(fx, xk, zero, ffx, NFLO);
pg_bits_mux(fy, xk, zero, ffy, NFLO);
pg_float_mult(ffx,ffy,ffz,NFLO,NMAN, NST_ADD);
pg_float_compz_abs(ffz,mulflag,NFLO,NMAN, 1);
pg_bits_mux(mulflag,zero,ffx,fffx,NFLO);
を
pg_bits_or(fx,fy,fz,1);
pg_bits_mux(fz,xk,zero,fffz,NFLO);
に変更。
--注意点
---ISE_PROJECT/pgpg_mem/pg_pipe.vhdファイル中を手動改変。
---bit数は合っているが、表記が違うので、syntax errorになる。これを変更。
component pg_float_compare_abs_18_8_1
port( clk : in std_logic;
x : in std_logic_vector(17 downto 0);
y : in std_logic_vector(17 downto 0);
- flag : out std_logic);
+ flag : out std_logic_vector(0 downto 0));
end component;
component pg_bits_or_1
port( x : in std_logic_vector(0 downto 0);
y : in std_logic_vector(0 downto 0);
- z : out std_logic_vector(0 downto 0));
+ z : out std_logic);
end component;
component pg_bits_mux_18
port( flag : in std_logic;
x : in std_logic_vector(17 downto 0);
y : in std_logic_vector(17 downto 0);
z : out std_logic_vector(17 downto 0));
end component;
***rgb_latest.c [#n210e490]
-画像の端の部分の例外処理を変更中。まだ未完成。
***3x3 と 5x5の回路を生成。(データをとったら、どちらの処理も可能な回路に変更する。) [#ja495338]
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