前田/日誌/2008-07-20
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開始行:
[[前田/日誌]]
-今日やったこと
--裏プロジェクトのSN/X for Verilog-HDLに着手
--ALU、メモリ、レジスタの実装完了
--データパス実装完了
--加算命令実装完了
-メモ
--Verilog文法
--module
---入力はreg及びwire、出力はwireのみ
--always文による組み合わせ回路の鉄則~
1.手続き代入文の左辺に書かれる信号はreg型のみ~
2.参照される全ての変数をセンシティビティリストに列挙~
3.negedgeやposedgeを用いない~
4.ifやcaseなどの分岐で全ての条件を記述して代入を行う。(elseやdefaultを用いて条件網羅)~
これら一つでも怠るとラッチ生成など意図しない回路が生成されてしまう。
-戯言
--洗濯物が溜まってる。
----
#comment
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[[前田/日誌]]
-今日やったこと
--裏プロジェクトのSN/X for Verilog-HDLに着手
--ALU、メモリ、レジスタの実装完了
--データパス実装完了
--加算命令実装完了
-メモ
--Verilog文法
--module
---入力はreg及びwire、出力はwireのみ
--always文による組み合わせ回路の鉄則~
1.手続き代入文の左辺に書かれる信号はreg型のみ~
2.参照される全ての変数をセンシティビティリストに列挙~
3.negedgeやposedgeを用いない~
4.ifやcaseなどの分岐で全ての条件を記述して代入を行う。(elseやdefaultを用いて条件網羅)~
これら一つでも怠るとラッチ生成など意図しない回路が生成されてしまう。
-戯言
--洗濯物が溜まってる。
----
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