前田/日誌/2008-05-25
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開始行:
[[前田/日誌]]
-今日やったこと
--パイプライン実装に向けたVerilog練習
---8bit Ripple Carry Adderにおけるパイプライン数と動作速度~
---対象デバイス: Cyclone EP1C3T100A
|Pipeline|Maximum Frequency|
|-|51.823MHz|
|2|244.86MHz|
|8|275.03MHz|
--クリティカルパスの遅延がFPGAの最大動作周波数(今回は275.03Mhz)を越すようなことは出来ない。
----
#comment
終了行:
[[前田/日誌]]
-今日やったこと
--パイプライン実装に向けたVerilog練習
---8bit Ripple Carry Adderにおけるパイプライン数と動作速度~
---対象デバイス: Cyclone EP1C3T100A
|Pipeline|Maximum Frequency|
|-|51.823MHz|
|2|244.86MHz|
|8|275.03MHz|
--クリティカルパスの遅延がFPGAの最大動作周波数(今回は275.03Mhz)を越すようなことは出来ない。
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#comment
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