前田/自作ツール置き場
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開始行:
[[前田]]
*一覧 [#c3c5cc19]
-Verilog用テストベンチ生成ツール
--使い方: tbgenv モジュール名
--モジュール名_tbという名前のテストモジュールを含んだモジュール名.vを生成
---SFL2VLを想定しているのでp_reset及びm_clockが記述済み。
---純粋なVerilog用とSFL用との切り替えを引数で行うように改良予定
--ダウンロード:&ref(tbgenv.tar.gz);
-乗算器自動生成ツール
--使い方: multgen 出力フィル名
--実行後、ターミナルにて希望するビット数を入力後、出力ファイル名を生成
---4-256bitの符号付き乗算に対応した乗算器を自動生成する。
---上限の256bitは適当なのでソース改変により理論上は∞bitまで生成可能。
---ただし回路自体に最適化はかけていないので、実用的ではない。
--ダウンロード:&ref(multgen.tar.gz);
*コメント [#l52f0fd6]
質問、提案、要求などがあればご自由にどうぞ。
#comment
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[[前田]]
*一覧 [#c3c5cc19]
-Verilog用テストベンチ生成ツール
--使い方: tbgenv モジュール名
--モジュール名_tbという名前のテストモジュールを含んだモジュール名.vを生成
---SFL2VLを想定しているのでp_reset及びm_clockが記述済み。
---純粋なVerilog用とSFL用との切り替えを引数で行うように改良予定
--ダウンロード:&ref(tbgenv.tar.gz);
-乗算器自動生成ツール
--使い方: multgen 出力フィル名
--実行後、ターミナルにて希望するビット数を入力後、出力ファイル名を生成
---4-256bitの符号付き乗算に対応した乗算器を自動生成する。
---上限の256bitは適当なのでソース改変により理論上は∞bitまで生成可能。
---ただし回路自体に最適化はかけていないので、実用的ではない。
--ダウンロード:&ref(multgen.tar.gz);
*コメント [#l52f0fd6]
質問、提案、要求などがあればご自由にどうぞ。
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