星野/日誌/2008-09-04
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[[星野/日誌]]
-研究~
verilogの書き方とシミュレーション(verilogコマンドで)を覚えるため~
メモリみたいなのを作ってデータ書き込みと読み込みしてみた。~
クロック入れ忘れでうまく動かなかったが、入れたらうまくいった。~
inoutの宣言をするとトップモジュールでwire宣言したものを入れないと~
シミュレーションが通らない。~
こういう風に書いたほうが回路が少なくなるとか、全然わからない。~
~
あと、論文1回読んだが~
もう一度読んで、まとめようと思った。~
実際忘れちゃうもの。
-よさこい~
大会が近いのに、振りが覚えられない。
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[[星野/日誌]]
-研究~
verilogの書き方とシミュレーション(verilogコマンドで)を覚えるため~
メモリみたいなのを作ってデータ書き込みと読み込みしてみた。~
クロック入れ忘れでうまく動かなかったが、入れたらうまくいった。~
inoutの宣言をするとトップモジュールでwire宣言したものを入れないと~
シミュレーションが通らない。~
こういう風に書いたほうが回路が少なくなるとか、全然わからない。~
~
あと、論文1回読んだが~
もう一度読んで、まとめようと思った。~
実際忘れちゃうもの。
-よさこい~
大会が近いのに、振りが覚えられない。
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