仁木/春のプロジェクト/第1回
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[[仁木/春のプロジェクト2009]]
*第1回 [#le01d429]
*1. 全加算器の入出力の確認 † [#za9478c0]
全加算器とは?
2つの値を計算し、桁上がり入力を含めて演算する。結果として出力値と
桁上がり出力を出力する。全加算器を複数個使うことにより複数ビットの
計算ができる加算器をつくれる。
入力は?出力は?
入力はa,b,cinの3ビットで、出力はs,coutの2ビット
動作は?
3ビット入力のうち奇数個が1である場合出力Sは1になる。
また、これら3ビットのうち2ビット以上が1のときcoutは1となる。
*2. Verilog-HDLを使ってモジュールを記述 † [#tc329924]
モジュールとは?
モジュール宣言moduleで始まり、endmoduleでおわる
文法はどういう風になっている?
モジュール宣言
module 名前(a,b,cin,s,cout); //()のなかはポートリスト
endmodule //モジュールおしまい
ポート宣言(ポートとはモジュール外と値をやり取りするための出入り口)
input a,b,cin; //これら3つのポートがそれぞれ1ビットの入力ポート
output s,cout; //これら2つのポートがそれぞれ1ビットの出力ポート
ネット宣言
wire a,b,cin,s,cout; //これらがモジュール内部の信号線であることを意味する
ここに記述されたものとポート宣言のものが同じときそのままそのネットの値が
出力、入力ポートの値になる(そのような場合は省略する)
回路記述(assign文)
assign s = a ^ b ^ cin;
assign cout = (a & b) | (b & cin) | (cin & a);
右辺の評価値が左辺のネットに断続的に書き込まれ続けることを意味する
演算子
` NOT
& AND
| OR
^ XOR
`^ XNOR
*3ベンチテストおよび波形出力について [#cb7074db]
両方ともに検査済み。問題なし
終了行:
[[仁木/春のプロジェクト2009]]
*第1回 [#le01d429]
*1. 全加算器の入出力の確認 † [#za9478c0]
全加算器とは?
2つの値を計算し、桁上がり入力を含めて演算する。結果として出力値と
桁上がり出力を出力する。全加算器を複数個使うことにより複数ビットの
計算ができる加算器をつくれる。
入力は?出力は?
入力はa,b,cinの3ビットで、出力はs,coutの2ビット
動作は?
3ビット入力のうち奇数個が1である場合出力Sは1になる。
また、これら3ビットのうち2ビット以上が1のときcoutは1となる。
*2. Verilog-HDLを使ってモジュールを記述 † [#tc329924]
モジュールとは?
モジュール宣言moduleで始まり、endmoduleでおわる
文法はどういう風になっている?
モジュール宣言
module 名前(a,b,cin,s,cout); //()のなかはポートリスト
endmodule //モジュールおしまい
ポート宣言(ポートとはモジュール外と値をやり取りするための出入り口)
input a,b,cin; //これら3つのポートがそれぞれ1ビットの入力ポート
output s,cout; //これら2つのポートがそれぞれ1ビットの出力ポート
ネット宣言
wire a,b,cin,s,cout; //これらがモジュール内部の信号線であることを意味する
ここに記述されたものとポート宣言のものが同じときそのままそのネットの値が
出力、入力ポートの値になる(そのような場合は省略する)
回路記述(assign文)
assign s = a ^ b ^ cin;
assign cout = (a & b) | (b & cin) | (cin & a);
右辺の評価値が左辺のネットに断続的に書き込まれ続けることを意味する
演算子
` NOT
& AND
| OR
^ XOR
`^ XNOR
*3ベンチテストおよび波形出力について [#cb7074db]
両方ともに検査済み。問題なし
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