進藤/記録/2009-01-21
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開始行:
//研究室限定
[[進藤/記録]]
-やること
--perl でverilog生成ツール完成。
--CPU全体の設計は完了する予定。明日から制御他。
--英語化4章前半。
#hr
- 問題点-vertex5が小さすぎてPE array8x8すらまともに入らない(´・ω・`) -- &new{2009-01-21 (水) 15:15:55};
- とても気になるwarning : Signal <CLK> is used but never assigned. Tied to value 0. -- &new{2009-01-21 (水) 16:27:20};
- 会社からメール。残る課題は一つと相成った。 -- &new{2009-01-21 (水) 19:44:33};
- xilinx -> quartusへ。 -- &new{2009-01-21 (水) 19:45:08};
- 2/19 AM 俺の学校生活(文字通り)が終わる…。 -- &new{2009-01-21 (水) 19:46:13};
- 今日はとらドラ -- &new{2009-01-21 (水) 20:02:44};
- prof T.Miyazaki がべらんめぇで登場。火汗。 -- &new{2009-01-21 (水) 22:07:55};
- と言うわけで明日英語ができた所までもっていこう…ってほとんど出来てねぇが(´・ω・`) -- &new{2009-01-21 (水) 22:10:59};
- こころむすび -- &new{2009-01-21 (水) 23:57:06};
- PE array 16x16, Buf_block 16x16とする。stratixIIIに入る。RAMも余ってる…けど今度はPE arrayが収まらない罠 -- &new{2009-01-22 (木) 00:47:25};
#comment
終了行:
//研究室限定
[[進藤/記録]]
-やること
--perl でverilog生成ツール完成。
--CPU全体の設計は完了する予定。明日から制御他。
--英語化4章前半。
#hr
- 問題点-vertex5が小さすぎてPE array8x8すらまともに入らない(´・ω・`) -- &new{2009-01-21 (水) 15:15:55};
- とても気になるwarning : Signal <CLK> is used but never assigned. Tied to value 0. -- &new{2009-01-21 (水) 16:27:20};
- 会社からメール。残る課題は一つと相成った。 -- &new{2009-01-21 (水) 19:44:33};
- xilinx -> quartusへ。 -- &new{2009-01-21 (水) 19:45:08};
- 2/19 AM 俺の学校生活(文字通り)が終わる…。 -- &new{2009-01-21 (水) 19:46:13};
- 今日はとらドラ -- &new{2009-01-21 (水) 20:02:44};
- prof T.Miyazaki がべらんめぇで登場。火汗。 -- &new{2009-01-21 (水) 22:07:55};
- と言うわけで明日英語ができた所までもっていこう…ってほとんど出来てねぇが(´・ω・`) -- &new{2009-01-21 (水) 22:10:59};
- こころむすび -- &new{2009-01-21 (水) 23:57:06};
- PE array 16x16, Buf_block 16x16とする。stratixIIIに入る。RAMも余ってる…けど今度はPE arrayが収まらない罠 -- &new{2009-01-22 (木) 00:47:25};
#comment
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