森/OPT_MAP
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[[森/メモ]]
--autoコマンドでは、記述したSFLの論理合成が行われる。合成結果であるネットリストは.1st,.2nd,.3rd,.4th,.edifに格納される。
-OPT_MAPは論理合成の過程で、2度起動される。
--1度目の起動
---スクリプトとして実行されるファイルは、.op1,.ons
+回路の明らかな冗長部分を除去する(rmコマンド)
+回路全体の階層構造をフラットにした後、組合せ回路部分を部分的に切り出すための階層(NLDモジュール)を作りだし、それぞれのNLDモジュール毎にONSETを起動して簡単化された回路で置き換える(flat,encia,eachn,blif,inaコマンドなど)
+処理の各段階で、回路全体の面積、ゲート数、消費電力などを計算し(scalcコマンド)その情報やサブモジュールのクラスの情報表示をする(move,lcコマンド)
+全体のネットリストを再びNLD形式で出力する(writeコマンド)
--2度目の起動
---スクリプトとして実行されるファイルは、.op2,.cpb
+回路全体の階層構造をフラットにする(flatコマンド)
+回路の明らかな冗長部分を除去する(rmコマンド)
+外部入出力端子などにたいして設計条件を設定する(set,maxコマンド)
+負荷容量、遅延時間などを評価し、制約違反の存在状況を報告する(lcalc,dcalc,histコマンドなど)
+制約違反を解消する方向へ回路を最適化する(optコマンド)この過程で、同時にテクノロジ・マッピングが 行われる
+最大遅延伝搬パスにあると評価されたモジュールを優先的に囲い込んだ階層(NLDモジュール)を作りだし、 その部分回路(クリティカルパス)にたいしてONSETを起動し、遅延時間短縮を試み(encid,eachnre,blif,in,flatコマンドなど)回路全体の再評価を実施する(sclac,lcalc,dcalc,optコマンドなど)
+最終段階で、回路全体の各種統計情報を表示する(hist,maxnコマンドなど)ここで制約違反が残っていなければ、条件を満たす回路が構築されたことになる
+最終のネットリストをNLD形式とEDIF200形式で、それぞれ出力する(last,edifコマンド)
-設計条件の設定
-2度目のOPT_MAPの4において設計条件を満足しているかどうかのチェックが行われ、5〜6で設計条件に違反している回路の改善が行われる。7では改善を行った後の最終チェックが行われ、改善しきれなかった回路が存在すれば報告される。
--unset,setはクロック入力端子に入力されるクロックイベントを再設定できる。
--maxはクロック入力端子およびリセット入力端子の負荷容量を制約条件として設定できる。
--test.op1のexecute script fileでは、test.onsという別のスクリプトファイル(回路簡単化プログラム)をコールしている。
-test.op2
--setv ?cycleでは、セル・ライブラリの FFなどでセットアップ時間の条件などを規定するために用いられるクロック周期時間を値とする変数
--init pin は外部端子遅延時間の設定
-- set \m_clock はクロックの立ち下がり時間
#comment
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[[森/メモ]]
--autoコマンドでは、記述したSFLの論理合成が行われる。合成結果であるネットリストは.1st,.2nd,.3rd,.4th,.edifに格納される。
-OPT_MAPは論理合成の過程で、2度起動される。
--1度目の起動
---スクリプトとして実行されるファイルは、.op1,.ons
+回路の明らかな冗長部分を除去する(rmコマンド)
+回路全体の階層構造をフラットにした後、組合せ回路部分を部分的に切り出すための階層(NLDモジュール)を作りだし、それぞれのNLDモジュール毎にONSETを起動して簡単化された回路で置き換える(flat,encia,eachn,blif,inaコマンドなど)
+処理の各段階で、回路全体の面積、ゲート数、消費電力などを計算し(scalcコマンド)その情報やサブモジュールのクラスの情報表示をする(move,lcコマンド)
+全体のネットリストを再びNLD形式で出力する(writeコマンド)
--2度目の起動
---スクリプトとして実行されるファイルは、.op2,.cpb
+回路全体の階層構造をフラットにする(flatコマンド)
+回路の明らかな冗長部分を除去する(rmコマンド)
+外部入出力端子などにたいして設計条件を設定する(set,maxコマンド)
+負荷容量、遅延時間などを評価し、制約違反の存在状況を報告する(lcalc,dcalc,histコマンドなど)
+制約違反を解消する方向へ回路を最適化する(optコマンド)この過程で、同時にテクノロジ・マッピングが 行われる
+最大遅延伝搬パスにあると評価されたモジュールを優先的に囲い込んだ階層(NLDモジュール)を作りだし、 その部分回路(クリティカルパス)にたいしてONSETを起動し、遅延時間短縮を試み(encid,eachnre,blif,in,flatコマンドなど)回路全体の再評価を実施する(sclac,lcalc,dcalc,optコマンドなど)
+最終段階で、回路全体の各種統計情報を表示する(hist,maxnコマンドなど)ここで制約違反が残っていなければ、条件を満たす回路が構築されたことになる
+最終のネットリストをNLD形式とEDIF200形式で、それぞれ出力する(last,edifコマンド)
-設計条件の設定
-2度目のOPT_MAPの4において設計条件を満足しているかどうかのチェックが行われ、5〜6で設計条件に違反している回路の改善が行われる。7では改善を行った後の最終チェックが行われ、改善しきれなかった回路が存在すれば報告される。
--unset,setはクロック入力端子に入力されるクロックイベントを再設定できる。
--maxはクロック入力端子およびリセット入力端子の負荷容量を制約条件として設定できる。
--test.op1のexecute script fileでは、test.onsという別のスクリプトファイル(回路簡単化プログラム)をコールしている。
-test.op2
--setv ?cycleでは、セル・ライブラリの FFなどでセットアップ時間の条件などを規定するために用いられるクロック周期時間を値とする変数
--init pin は外部端子遅延時間の設定
-- set \m_clock はクロックの立ち下がり時間
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