森田/日誌/2009-09-19
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開始行:
-PROGRAPE
--Stratix GXのPROGRAPEシステム解析中……
----
memo-
-adr_dec
--各種weをADRから判定
---pg_pipeへのwe - 0000101 XX0000000000 XXが自分のFPGA_NOならアサート
---jmemへのwe - xxxxxxx xxxxx1xxxxxx ならアサート
---setnへのwe - 0000111 000000000000 ならアサート
---calcへのwe - 0000111 000000000011 ならアサート(start信号)
-setn
--weが入ったときにレジスタにDTIを代入
-calc
--reset puls
---clkの立ち上がりにrst信号の判定を行う
---startがネゲートされたときにrstnをアサート
---次のpclkの立ち上がりでrstnをrstへ
--GENERATE mem_adr
---rstが1の時に、setnからの出力の下位18bitを内部レジスタmema_dcへ
---pclkの立ち上がりでmema_dcを1減算する
--GENERATE run
---rstが0かつ、mema_dcが0でなければ1
--mem_adrは 00000000 0000000 mema_dc(下位16bit) 0の形で出力される
-pipe_sts
--clkの立ち上がりで、runをirunに、runretをrundへ
--rst信号がくるか、clkの立ち上がりの時に以下の条件でstatusが変わる
---runret=0, rund=1でstatusが1(runretが1から0になったとき)
---run=1, irun=0でstatusが0(runが0から1になったとき)
---それ以外の時は現状維持
--statusは0で初期化されている
----
#comment
終了行:
-PROGRAPE
--Stratix GXのPROGRAPEシステム解析中……
----
memo-
-adr_dec
--各種weをADRから判定
---pg_pipeへのwe - 0000101 XX0000000000 XXが自分のFPGA_NOならアサート
---jmemへのwe - xxxxxxx xxxxx1xxxxxx ならアサート
---setnへのwe - 0000111 000000000000 ならアサート
---calcへのwe - 0000111 000000000011 ならアサート(start信号)
-setn
--weが入ったときにレジスタにDTIを代入
-calc
--reset puls
---clkの立ち上がりにrst信号の判定を行う
---startがネゲートされたときにrstnをアサート
---次のpclkの立ち上がりでrstnをrstへ
--GENERATE mem_adr
---rstが1の時に、setnからの出力の下位18bitを内部レジスタmema_dcへ
---pclkの立ち上がりでmema_dcを1減算する
--GENERATE run
---rstが0かつ、mema_dcが0でなければ1
--mem_adrは 00000000 0000000 mema_dc(下位16bit) 0の形で出力される
-pipe_sts
--clkの立ち上がりで、runをirunに、runretをrundへ
--rst信号がくるか、clkの立ち上がりの時に以下の条件でstatusが変わる
---runret=0, rund=1でstatusが1(runretが1から0になったとき)
---run=1, irun=0でstatusが0(runが0から1になったとき)
---それ以外の時は現状維持
--statusは0で初期化されている
----
#comment
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