上坂/研究/進捗・まとめ/Testbench
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開始行:
[[上坂/研究/進捗・まとめ/進捗状況詳細]]
*Testbench (Verilog HDL) [#x268ce3b]
**入力波形 [#kdf02b2e]
-信号の宣言
--入力データ:reg
--出力データ:wire
--モジュールからの出力信号とつなげるときは、wire信号でなくてはならない。
-信号の幅
--0: tail(1bit)~
1-6: nextport(6bit)~
7-9: xaddress(3bit)~
10-12: yaddress(3bit)~
13-21: payload(8bit)~
*Benchmark[#a95dac6d]
**Uniform [#dbb409fb]
**Hot spot [#r8d3d40d]
**Transpose [#a9df2a37]
*Reference [#d20c2547]
-Verilog FDL & VHDL テストベンチ 記述の初歩
-[[シミュレーションの実行:http://monoist.atmarkit.co.jp/fembedded/fpgastartup/fpgastartup02/fpgastartup02c.html]]
-[[nocsim:https://nocs.stanford.edu/cgi-bin/svn.cgi/nocsim/tags/20080218/]]
-[[森/Benz/シュミレーション:http://aslweb.u-aizu.ac.jp/aslwiki/index.php?%BF%B9%2FBenz%2F%A5%B7%A5%E5%A5%DF%A5%EC%A1%BC%A5%B7%A5%E7%A5%F3]]
終了行:
[[上坂/研究/進捗・まとめ/進捗状況詳細]]
*Testbench (Verilog HDL) [#x268ce3b]
**入力波形 [#kdf02b2e]
-信号の宣言
--入力データ:reg
--出力データ:wire
--モジュールからの出力信号とつなげるときは、wire信号でなくてはならない。
-信号の幅
--0: tail(1bit)~
1-6: nextport(6bit)~
7-9: xaddress(3bit)~
10-12: yaddress(3bit)~
13-21: payload(8bit)~
*Benchmark[#a95dac6d]
**Uniform [#dbb409fb]
**Hot spot [#r8d3d40d]
**Transpose [#a9df2a37]
*Reference [#d20c2547]
-Verilog FDL & VHDL テストベンチ 記述の初歩
-[[シミュレーションの実行:http://monoist.atmarkit.co.jp/fembedded/fpgastartup/fpgastartup02/fpgastartup02c.html]]
-[[nocsim:https://nocs.stanford.edu/cgi-bin/svn.cgi/nocsim/tags/20080218/]]
-[[森/Benz/シュミレーション:http://aslweb.u-aizu.ac.jp/aslwiki/index.php?%BF%B9%2FBenz%2F%A5%B7%A5%E5%A5%DF%A5%EC%A1%BC%A5%B7%A5%E7%A5%F3]]
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