佐藤/進捗/2008-10-27
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開始行:
[[佐藤/進捗]]
-実装&br;
先週は論文を書いてばかりで、実装してなかったので、今週は実装する。&br;
前に作ったカーネル関数テーブル(verilog)の規模を見積もる。(LE数230)&br;
verilogからVHDLに変換(☆)して、SPH回路に組み込む。&br;
が、動かない。&br;
translatorが想像以上に使えない。&br;
300errorsて…。&br;
エラーが出るたびに胃痛がします。&br;
10月もあと4日しかない。&br;
&br;
&br;
☆&br;
Verilog-VHDL translator&br;
http://www002.upp.so-net.ne.jp/morioka/cqpic.html
&br;
終了行:
[[佐藤/進捗]]
-実装&br;
先週は論文を書いてばかりで、実装してなかったので、今週は実装する。&br;
前に作ったカーネル関数テーブル(verilog)の規模を見積もる。(LE数230)&br;
verilogからVHDLに変換(☆)して、SPH回路に組み込む。&br;
が、動かない。&br;
translatorが想像以上に使えない。&br;
300errorsて…。&br;
エラーが出るたびに胃痛がします。&br;
10月もあと4日しかない。&br;
&br;
&br;
☆&br;
Verilog-VHDL translator&br;
http://www002.upp.so-net.ne.jp/morioka/cqpic.html
&br;
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