佐藤(俊)/第1回
をテンプレートにして作成
[
トップ
] [
新規
|
一覧
|
単語検索
|
最終更新
|
ヘルプ
|
ログイン
]
開始行:
[[佐藤(俊)/春のプロジェクト]]
**Verilog HDLとは [#m9aa3b5a]
ハードウェア記述言語の一種であり、様々な抽象度で回路を設計できる。
モジュールと呼ばれる、入力ポートと出力ポートを持つひとまとまりの回路で構成。
**文法 [#ha997579]
全加算器を例に見ていく。
全加算器:
a,bを加算し、桁上がり入力(cin)を含め演算。出力sと桁上げcoutを出力。
***モジュール宣言 [#f6534ac9]
module モジュール名(ポートリスト);
module fa(a, b, cin, s, cout);
***ポート宣言 [#qb8d67a2]
input 入力ポート;
input a, b, cin;
output 出力ポート;
ouput s, cout;
***ネット宣言 [#xcfea879]
wire ネット;
wire a, b, cin, s, cout;
ネットが入力ポートまたは出力ポートの場合、wire文によるネット宣言は省略できる。
***回路記述 [#s8efae04]
assign文
= の右辺にある式の評価値が、左辺のネットに断続的に書き込まれ続ける。
assign s = a ^ b ^ cin;
assign cout = (a & b)|(b & cin)|(cin & a);
***モジュール終了の宣言 [#g2c3bb9f]
endmodule
**Verilog HDLのビット演算子 [#o47caab7]
|記号|説明|
| ~|NOT(ビット反転)|
|&|AND(ビット積)|
|||OR(ビット和)|
|^|XOR(ビット排他的論理和)|
終了行:
[[佐藤(俊)/春のプロジェクト]]
**Verilog HDLとは [#m9aa3b5a]
ハードウェア記述言語の一種であり、様々な抽象度で回路を設計できる。
モジュールと呼ばれる、入力ポートと出力ポートを持つひとまとまりの回路で構成。
**文法 [#ha997579]
全加算器を例に見ていく。
全加算器:
a,bを加算し、桁上がり入力(cin)を含め演算。出力sと桁上げcoutを出力。
***モジュール宣言 [#f6534ac9]
module モジュール名(ポートリスト);
module fa(a, b, cin, s, cout);
***ポート宣言 [#qb8d67a2]
input 入力ポート;
input a, b, cin;
output 出力ポート;
ouput s, cout;
***ネット宣言 [#xcfea879]
wire ネット;
wire a, b, cin, s, cout;
ネットが入力ポートまたは出力ポートの場合、wire文によるネット宣言は省略できる。
***回路記述 [#s8efae04]
assign文
= の右辺にある式の評価値が、左辺のネットに断続的に書き込まれ続ける。
assign s = a ^ b ^ cin;
assign cout = (a & b)|(b & cin)|(cin & a);
***モジュール終了の宣言 [#g2c3bb9f]
endmodule
**Verilog HDLのビット演算子 [#o47caab7]
|記号|説明|
| ~|NOT(ビット反転)|
|&|AND(ビット積)|
|||OR(ビット和)|
|^|XOR(ビット排他的論理和)|
ページ名: