佐藤(俊)/春プロ第11回
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開始行:
[[佐藤(俊)/春のプロジェクト]]
*CPUの設計(2) Verilog HDLによる記述 [#he4e78d9]
**符合拡張 [#da86967f]
オペランドIは12ビット幅でスタックは16ビット幅なので、~
12ビットを16ビットに拡張するときには符合拡張を行う。~
{{4{irout[11]}}, irout[11:0]}
{4{irout[11]}}は繰り返し演算子を用いており、~
irout[11]を4つ並べた4ビットのビット列になる。~
終了行:
[[佐藤(俊)/春のプロジェクト]]
*CPUの設計(2) Verilog HDLによる記述 [#he4e78d9]
**符合拡張 [#da86967f]
オペランドIは12ビット幅でスタックは16ビット幅なので、~
12ビットを16ビットに拡張するときには符合拡張を行う。~
{{4{irout[11]}}, irout[11:0]}
{4{irout[11]}}は繰り返し演算子を用いており、~
irout[11]を4つ並べた4ビットのビット列になる。~
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