五十嵐/日誌/2009-11-18
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開始行:
[[五十嵐/日誌]]~
Arria II GX FPGA Board~
クロックに関するまとめ~
Arria II GXのタイミング制約にはSDC(Synopsys Design Constraints)フォーマットを使用しなければならない.SDCフォーマットで制約を記述することで,Quartus IIが制約に準じた最適化を行うことができる.Qurtus IIのTimeQuest タイミング・アナライザはSDCフォーマットをサポートしていて,GUIによる制約の設定やSDCファイルの書き出しが可能である.入力されるクロックの情報は以下のように記述する.~
-create_clock -name {clkin_bot_p} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clkin_bot_p}]
-- -name {クロック名}
-- -period 周期(周波数)
-- -waveform {立ち上がり 立ち下り時間}
-- get_ports {入力ポート名}
残っている問題点
-フラッシュメモリから回路の実装ができない
9.0と9.1の両方を使ってみたが実装できなかった.~
9.0ではSOFファイルをフラッシュメモリに書き込めるフォーマットに変換できない.Arria II GXを認識できないエラーが発生する.~
9.1では変換できるもFPGAに実装しようとするとエラーが発生する.なぜエラーが発生しているのかがわからない(エラーコード等の情報がわからない).~
ファクトリリカバリとして用意されているSOFファイルを変換してもこの問題が発生するので変換する過程で問題があるのかもしれない.
終了行:
[[五十嵐/日誌]]~
Arria II GX FPGA Board~
クロックに関するまとめ~
Arria II GXのタイミング制約にはSDC(Synopsys Design Constraints)フォーマットを使用しなければならない.SDCフォーマットで制約を記述することで,Quartus IIが制約に準じた最適化を行うことができる.Qurtus IIのTimeQuest タイミング・アナライザはSDCフォーマットをサポートしていて,GUIによる制約の設定やSDCファイルの書き出しが可能である.入力されるクロックの情報は以下のように記述する.~
-create_clock -name {clkin_bot_p} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clkin_bot_p}]
-- -name {クロック名}
-- -period 周期(周波数)
-- -waveform {立ち上がり 立ち下り時間}
-- get_ports {入力ポート名}
残っている問題点
-フラッシュメモリから回路の実装ができない
9.0と9.1の両方を使ってみたが実装できなかった.~
9.0ではSOFファイルをフラッシュメモリに書き込めるフォーマットに変換できない.Arria II GXを認識できないエラーが発生する.~
9.1では変換できるもFPGAに実装しようとするとエラーが発生する.なぜエラーが発生しているのかがわからない(エラーコード等の情報がわからない).~
ファクトリリカバリとして用意されているSOFファイルを変換してもこの問題が発生するので変換する過程で問題があるのかもしれない.
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