原口/春プロ/第5回
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開始行:
[[原口/春プロ]]
*第5回 ステート・マシンの設計 [#q04a049f]
**CPUの基本動作と状態遷移 [#e1fbf2a9]
-命令フェッチ
--メモリに格納されている機械語命令を取り出す(フェッチする)
-命令実行
--取り出した機械語命令を実行する。
さらに、動作を行っていない大気状態をえるとCPUの基本動作はP87図1のように表すことができる。このような図を状態遷移図という
**ステート・マシンのVerilog HDL 記述 [#h926d788]
-state.vはclk,reset,run,cont,haltの5つの入力を持つ
-IDLE,FETCHA,FETCHB,EXECA,EXECBの状態をもつ
reset=0→clkの値に関係なくIDLEに遷移
IDLE状態でrun=1→FETCHA
EXECA状態でCONT=1→IDLE
-state.vではP88図3(上記)より5つの状態を持つので3個のflipflopを用いる
-define文を用いて状態名と値を対応づける
-if文を使い非同期リセットを定義
終了行:
[[原口/春プロ]]
*第5回 ステート・マシンの設計 [#q04a049f]
**CPUの基本動作と状態遷移 [#e1fbf2a9]
-命令フェッチ
--メモリに格納されている機械語命令を取り出す(フェッチする)
-命令実行
--取り出した機械語命令を実行する。
さらに、動作を行っていない大気状態をえるとCPUの基本動作はP87図1のように表すことができる。このような図を状態遷移図という
**ステート・マシンのVerilog HDL 記述 [#h926d788]
-state.vはclk,reset,run,cont,haltの5つの入力を持つ
-IDLE,FETCHA,FETCHB,EXECA,EXECBの状態をもつ
reset=0→clkの値に関係なくIDLEに遷移
IDLE状態でrun=1→FETCHA
EXECA状態でCONT=1→IDLE
-state.vではP88図3(上記)より5つの状態を持つので3個のflipflopを用いる
-define文を用いて状態名と値を対応づける
-if文を使い非同期リセットを定義
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