原口/春プロ/第2回
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開始行:
[[原口/春プロ]]
*第2回 4ビット加算器を設計しよう [#w7317e69]
**assign文とalways文(例) [#n462b3ae]
always @(a or b or cin)
begin
s = a ^ b ^ cin;
cout = ( a & b ) | ( b & cin ) | ( cin & a );
end
-always文は、always @(変化する変数)という形で記述する
-規則
--always文の中で用いられる代入文の左辺は、レジスタ宣言で宣言されたレジスタ型変数でなければならない
--assign文の中で用いられる代入文の左辺は、ネット宣言で宣言されたネット型変数でなければならない
**レジスタ宣言 [#of106a5e]
-reg hogehoge;
-レジスタ型変数は、値を保持するレジスタにも信号線にもなり得る
**要点 [#x48b14aa]
-補数表現
-Verilog HDLの主な演算子(P133参照)
終了行:
[[原口/春プロ]]
*第2回 4ビット加算器を設計しよう [#w7317e69]
**assign文とalways文(例) [#n462b3ae]
always @(a or b or cin)
begin
s = a ^ b ^ cin;
cout = ( a & b ) | ( b & cin ) | ( cin & a );
end
-always文は、always @(変化する変数)という形で記述する
-規則
--always文の中で用いられる代入文の左辺は、レジスタ宣言で宣言されたレジスタ型変数でなければならない
--assign文の中で用いられる代入文の左辺は、ネット宣言で宣言されたネット型変数でなければならない
**レジスタ宣言 [#of106a5e]
-reg hogehoge;
-レジスタ型変数は、値を保持するレジスタにも信号線にもなり得る
**要点 [#x48b14aa]
-補数表現
-Verilog HDLの主な演算子(P133参照)
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