近藤/春のプロジェクト/第8回
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[[近藤/春のプロジェクト]]
*分散RAMとブロックRAM [#h936fd8b]
**FPGAの基本構造 [#dd6a0cc0]
-コンフィギャラブル・ロジック・ブロック(CLB)
--組み合わせ回路や順次回路をインプリメントするためのエレメントである。
--4つのスライス(slice)から構成されている。
--各スライスは、組み合わせ回路、フリップフロップ、またはシフト・レジスタのいずれかをインプリメントすることができ、16ビットの大きさ(4入力1出力)のルックアップ・テーブル(LUT)を二つ含みます。
---ルックアップ・テーブルとは、コンピュータにおいて、効率よく参照や変換をする目的でつくられた配列や連想配列などのデータ構造のこと。
-入出力ブロック(IOB)
--FPGAの入出力ピンと内部の回路とのデータ・フローを制御する。
-ブロックRAM(Block RAM)
--大きさ18Kビットのデュアルポート・メモリである。
--アドレス・バスやデータ・バスの幅や初期値を自由に設定できる。
-乗算器
--二つの18ビットの整数を乗算できる。
-ディジタル・クロック・マネージャ(DCM)
--クロック信号の分配や遅延制御などを行う。
***分散RAMの設計 [#wd60489f]
-同期書き込み・非同期読み出しメモリ
***ブロックRAMの設計 [#t6116cc6]
-同期書き込み・同期読み出しメモリ
***分散RAMとブロックRAMのシミュレーション [#fffd25e9]
ブロックRAMは同期読み出しのため、半サイクル分読み出しが遅れる。
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[[近藤/春のプロジェクト]]
*分散RAMとブロックRAM [#h936fd8b]
**FPGAの基本構造 [#dd6a0cc0]
-コンフィギャラブル・ロジック・ブロック(CLB)
--組み合わせ回路や順次回路をインプリメントするためのエレメントである。
--4つのスライス(slice)から構成されている。
--各スライスは、組み合わせ回路、フリップフロップ、またはシフト・レジスタのいずれかをインプリメントすることができ、16ビットの大きさ(4入力1出力)のルックアップ・テーブル(LUT)を二つ含みます。
---ルックアップ・テーブルとは、コンピュータにおいて、効率よく参照や変換をする目的でつくられた配列や連想配列などのデータ構造のこと。
-入出力ブロック(IOB)
--FPGAの入出力ピンと内部の回路とのデータ・フローを制御する。
-ブロックRAM(Block RAM)
--大きさ18Kビットのデュアルポート・メモリである。
--アドレス・バスやデータ・バスの幅や初期値を自由に設定できる。
-乗算器
--二つの18ビットの整数を乗算できる。
-ディジタル・クロック・マネージャ(DCM)
--クロック信号の分配や遅延制御などを行う。
***分散RAMの設計 [#wd60489f]
-同期書き込み・非同期読み出しメモリ
***ブロックRAMの設計 [#t6116cc6]
-同期書き込み・同期読み出しメモリ
***分散RAMとブロックRAMのシミュレーション [#fffd25e9]
ブロックRAMは同期読み出しのため、半サイクル分読み出しが遅れる。
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