近藤/春のプロジェクト/第1回
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[[近藤/春のプロジェクト]]
*全加算器をHDLで設計してみよう [#q049a947]
**keyword [#o1c9f731]
-Verilog HDLとは、
--HDL(hardware description language;ハードウェア記述言語)と呼ばれる。
--ハードウェアを設計するための言語の一種であり、さまざまな抽象度で回路設計することができる。
--Verilog HDL記述は、「モジュール」と呼ばれる。
-全加算器(Full Adder)とは、
--二つの値(a,b)を加算し、桁上がり入力(cin)を含めて演算し、出力値(a)と桁上がり出力(cout)を出力。
-モジュール(module)
--ネット宣言(wire) &br;
モジュール内で使用する信号線,配線を定義。~
組合せ回路で用いる信号線などは wire 宣言を行う。~
wire 宣言を行った変数をネット型変数と呼ばれ、ポート宣言を行ったものは自動的に wire 宣言される。
---組合せ回路で用いる信号線などは wire 宣言を行う。
--レジスタ宣言(reg) &br;
reg 宣言では,値を保持する信号線を定義する。~
reg 宣言を行った変数をレジスタ型変数と呼ばれる。~
レジスタ型変数には reg 以外にも integer などがある。
---順序回路で用いるフリップ・フロップ(FF)やラッチなどは reg 宣言する必要がある。
ただし,reg 宣言すれば必ず論理合成の時に FF などが生成されるわけではない。
**FPGA設計の流れ [#o9f7f087]
+Verilog HDLによるデザイン入力
+論理レベルシュミレーション
+論理合成
+配置配線
+FPGAへの回路ダウンンロード
**verilog HDLの演算子 [#j452ecee]
| 記号 | 説明 |
| ` | NOT(ビット反転)|
| & | AND(ビット積)|
||| OR(ビット和)|
| ^ | XOR(ビット排他的論理和)|
| ~^ | XNOR(ビット排他的否定論理和)|
#comment
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[[近藤/春のプロジェクト]]
*全加算器をHDLで設計してみよう [#q049a947]
**keyword [#o1c9f731]
-Verilog HDLとは、
--HDL(hardware description language;ハードウェア記述言語)と呼ばれる。
--ハードウェアを設計するための言語の一種であり、さまざまな抽象度で回路設計することができる。
--Verilog HDL記述は、「モジュール」と呼ばれる。
-全加算器(Full Adder)とは、
--二つの値(a,b)を加算し、桁上がり入力(cin)を含めて演算し、出力値(a)と桁上がり出力(cout)を出力。
-モジュール(module)
--ネット宣言(wire) &br;
モジュール内で使用する信号線,配線を定義。~
組合せ回路で用いる信号線などは wire 宣言を行う。~
wire 宣言を行った変数をネット型変数と呼ばれ、ポート宣言を行ったものは自動的に wire 宣言される。
---組合せ回路で用いる信号線などは wire 宣言を行う。
--レジスタ宣言(reg) &br;
reg 宣言では,値を保持する信号線を定義する。~
reg 宣言を行った変数をレジスタ型変数と呼ばれる。~
レジスタ型変数には reg 以外にも integer などがある。
---順序回路で用いるフリップ・フロップ(FF)やラッチなどは reg 宣言する必要がある。
ただし,reg 宣言すれば必ず論理合成の時に FF などが生成されるわけではない。
**FPGA設計の流れ [#o9f7f087]
+Verilog HDLによるデザイン入力
+論理レベルシュミレーション
+論理合成
+配置配線
+FPGAへの回路ダウンンロード
**verilog HDLの演算子 [#j452ecee]
| 記号 | 説明 |
| ` | NOT(ビット反転)|
| & | AND(ビット積)|
||| OR(ビット和)|
| ^ | XOR(ビット排他的論理和)|
| ~^ | XNOR(ビット排他的否定論理和)|
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