橋本/春プロ第1回
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開始行:
[[橋本/春プロ]]
*第1回 2007年4月号 全加算器をHDLで設計してみよう [#x8749e93]
**概要 [#l91c0f76]
-この連載では、Xilinx社の「Spartan-3Eスタータ・キット」を利用しているが、今回のプロジェクトでは、Altera社のDE2ボードを利用する。
-FPGA設計の流れ
>
+デザイン入力
+RTLシミュレーション
+論理合成
+配置配線
**Keyword [#u730c3cb]
-Verilog HDL、FPGA、HLD、全加算器、モジュール、ポート、シミュレーション、テストベンチ
**Verilog DHLを用いた設計手順 [#w340a3b2]
回答例
module fa(a,b,cin,s,cout)//モジュールを宣言します。モジュールの後ろには入力
//ポートと出力ポートを持つ集まりリストを記入します。
input a,b,cin;//ポート宣言
output s,cout;//ポート宣言
wire a,b,cin,s,cout;//ネット宣言
assign s = a ^ b ^ cin;
assign cout=(a&b)|(b&cin)|(cin & a);
endmodule // fa
終了行:
[[橋本/春プロ]]
*第1回 2007年4月号 全加算器をHDLで設計してみよう [#x8749e93]
**概要 [#l91c0f76]
-この連載では、Xilinx社の「Spartan-3Eスタータ・キット」を利用しているが、今回のプロジェクトでは、Altera社のDE2ボードを利用する。
-FPGA設計の流れ
>
+デザイン入力
+RTLシミュレーション
+論理合成
+配置配線
**Keyword [#u730c3cb]
-Verilog HDL、FPGA、HLD、全加算器、モジュール、ポート、シミュレーション、テストベンチ
**Verilog DHLを用いた設計手順 [#w340a3b2]
回答例
module fa(a,b,cin,s,cout)//モジュールを宣言します。モジュールの後ろには入力
//ポートと出力ポートを持つ集まりリストを記入します。
input a,b,cin;//ポート宣言
output s,cout;//ポート宣言
wire a,b,cin,s,cout;//ネット宣言
assign s = a ^ b ^ cin;
assign cout=(a&b)|(b&cin)|(cin & a);
endmodule // fa
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