岸波/春のプロジェクト/第1回
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[[岸波]]>[[春のプロジェクト>岸波/春のプロジェクト]]>第1回 全加算器をHDLで設計してみよう
#contents
*[[第1回 全加算器をHDLで設計してみよう>春のプロジェクト2009/第1回]] [#le7ffc99]
**目的 [#l8a4ae55]
-Verilog-HDを学ぶ
-テストベンチの作成、シュミレーションのやり方など覚える
-全加算器をつくってみる
**手順 [#x8951533]
-全加算器のモジュール(fa.v)をつくる
-テストベンチ(fa_tb.v)を作成する
-シュミレーションしてみる
終了行:
[[岸波]]>[[春のプロジェクト>岸波/春のプロジェクト]]>第1回 全加算器をHDLで設計してみよう
#contents
*[[第1回 全加算器をHDLで設計してみよう>春のプロジェクト2009/第1回]] [#le7ffc99]
**目的 [#l8a4ae55]
-Verilog-HDを学ぶ
-テストベンチの作成、シュミレーションのやり方など覚える
-全加算器をつくってみる
**手順 [#x8951533]
-全加算器のモジュール(fa.v)をつくる
-テストベンチ(fa_tb.v)を作成する
-シュミレーションしてみる
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