岡田/春のプロジェクト/第2回
をテンプレートにして作成
[
トップ
] [
新規
|
一覧
|
単語検索
|
最終更新
|
ヘルプ
|
ログイン
]
開始行:
[[岡田/春のプロジェクト]]
*第2回 4ビット加算器を設計しよう [#e369ecf0]
**4ビット加算器とは [#k573d477]
4ビットの2進数を二つ加算して、4ビットの値を出力する。けた上がりのためのビットも必要。
**Keyword [#i4fc10d0]
-Verilog HDL、FPGA、HLD、全加算器、イベント・リスト、レジスタ、モジュール・インスタンス化、オーバーフロー、1の補数、2の補数、演算子
***assign文とalways文 [#te5dd3d0]
-assign文の中で用いられる代入文の左辺は、ネット宣言(wire)で宣言されたネット型変数でなければならない。
-always文の中で用いられる代入文の左辺は、レジスタ宣言(reg)で宣言されたレジスタ型変数でなければならない。
-レジスタ型変数は、値を保持するレジスタにも信号線にもなりうる。
#comment
終了行:
[[岡田/春のプロジェクト]]
*第2回 4ビット加算器を設計しよう [#e369ecf0]
**4ビット加算器とは [#k573d477]
4ビットの2進数を二つ加算して、4ビットの値を出力する。けた上がりのためのビットも必要。
**Keyword [#i4fc10d0]
-Verilog HDL、FPGA、HLD、全加算器、イベント・リスト、レジスタ、モジュール・インスタンス化、オーバーフロー、1の補数、2の補数、演算子
***assign文とalways文 [#te5dd3d0]
-assign文の中で用いられる代入文の左辺は、ネット宣言(wire)で宣言されたネット型変数でなければならない。
-always文の中で用いられる代入文の左辺は、レジスタ宣言(reg)で宣言されたレジスタ型変数でなければならない。
-レジスタ型変数は、値を保持するレジスタにも信号線にもなりうる。
#comment
ページ名: