岡田/春のプロジェクト/第1回
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[[岡田/春のプロジェクト]]
*第1回 全加算器をHDLで設計してみよう [#lf662648]
**全加算器とは [#rca69bfa]
二つの値(a,b)を加算し、けた上がり入力(cin ; carry out)を含めて演算する。結果として、出力値(s ; sum)とけた上がり出力(cout ; carry out)を出力する。
**Keyword [#r9612b5f]
-Verilog HDL、FPGA、HLD、全加算器、モジュール、ポート、シミュレーション、テストベンチ
***全加算器の真理値表 [#a791d05e]
| a | b | cin | s | cout |
|0|0|CENTER:0|0|CENTER:0|
|0|0|CENTER:1|1|CENTER:0|
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|1|1|CENTER:1|1|CENTER:1|
***Verilog HDLのビット演算子 [#r5746a48]
| ~ |NOT(ビット反転)|
| & |AND(ビット積)|
|||OR(ビット和)|
| ^ |XOR(ビット排他的論理和)|
| ~^ |XNOR(ビット排他的否定論理和)|
***全加算器の論理式 [#f025679a]
-cout = (a & b) | (b & cin) | (cin & a)
-s = (a ^ b ^ cin)
#comment
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[[岡田/春のプロジェクト]]
*第1回 全加算器をHDLで設計してみよう [#lf662648]
**全加算器とは [#rca69bfa]
二つの値(a,b)を加算し、けた上がり入力(cin ; carry out)を含めて演算する。結果として、出力値(s ; sum)とけた上がり出力(cout ; carry out)を出力する。
**Keyword [#r9612b5f]
-Verilog HDL、FPGA、HLD、全加算器、モジュール、ポート、シミュレーション、テストベンチ
***全加算器の真理値表 [#a791d05e]
| a | b | cin | s | cout |
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***Verilog HDLのビット演算子 [#r5746a48]
| ~ |NOT(ビット反転)|
| & |AND(ビット積)|
|||OR(ビット和)|
| ^ |XOR(ビット排他的論理和)|
| ~^ |XNOR(ビット排他的否定論理和)|
***全加算器の論理式 [#f025679a]
-cout = (a & b) | (b & cin) | (cin & a)
-s = (a ^ b ^ cin)
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