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Michael Meyer, ”Micro-ring Fault-resilient Photonic On-chip Network for Reliable High-performance Many-core Systems-on-Chip,” Ph.D. Thesis, Graduate School of Computer Science and Engineering, The University of Aizu, March 2017. [thesis.pdf]


Humans continue to demand higher performance from their computing systems, and as a result, we have had aggressive increases in the scaling of technology, but this is showing signs of change. The power consumed by a chip is ever increasing, and recently the power eciency of communications has become as important as the computational power of the cores. Typical electronic Networks-on-Chip (NoCs) are reaching their performance limitations thanks to various factors. One highly sought after the technology is Photonic Networks-on-Chip (PNoCs). PNoCs o er several bene ts over conventional electrical NoCs, such as high-bandwidth support, distance independent power consumption, lower latency, and improved performance-per-watt. Wavelength Division Multiplexing allows for multiple parallel optical streams of data to concurrently transfer through a single waveguide and MRs can be switched at speeds as high as 40 GHz to realize wavelength-selective modulators or switches. These technologies allow for multiple bits of data to travel concurrently through the same waveguide, which contradicts the one bit per wire limitation of electronic circuits. Another bene t is that data is transferred in an end-to-end fashion once a path is con gured, meaning that the data does not need to be bu ered multiple times, and thus saving power. The photonic domain is immune to transient faults caused by radiation but is still susceptible to process variation (PV) and thermal variation (TV) as well as aging. The aging typically occurs faster inactive components as well as elements that have high thermal variation. In the optical domain, faults can occur in MRs, waveguides, routers, etc. Active components, such as photodetectors, have higher failure rates than passive components, e.g. waveguides. Moreover, when paired with the fact that a PNoC is highly vulnerable, as a fault may expose the single-point failure, a faulty MR can cause a message to misdelivered or lost. In this dissertation, a set of novel photonic routing algorithms and architectures are proposed for future on-chip optical networks. First, a new fault tolerant photonic switch, capable of handling multiple faulty MRs. The proposed switch is based on a non-blocking 5-port optical router. It requires no MRs to travel in the opposite direction (e.g. East to West or North to South). The switch is also able to handle the previous hybrid spatial switching used in PHENIC. Second, a fault tolerant Path con guration algorithm, which checks for MR faults and allocates the proper MRs to be used. This means that our previous 2 state MRST must also have a faulty state. Additionally, the algorithm must use two MR Con guration Tables, one for standard use and another to be used for the backup paths. This makes all of the routing decisions within a single optical switch. Third, a power estimation scheme for the optical layer, which is fast enough to be used for routing decisions. Because of the speed that the calculation must be done, the calculation itself must be simple. Finally, I propose an architecture and routing algorithm pair, which allow for the network to make \strain” based decisions for the routing. This strain value is based on the number of faulty MRs and the optical power of a node. This should improve the networks reliability and performance by avoiding nodes with high temperature, a high number of faulty nodes, or a lot of traffic. The proposed architectures and algorithms were evaluated with a discrete-event simulator, which incorporates detailed physical models of the photonic components. Results show that the proposed system was able to achieve a higher reliability with minimal sacri ces in the overall system performance and energy. The resulting system is able to address the problems of process variation as well as temperature variation in optical components and is more reliable than previous existing systems.


高性能なメニーコアシステムオンチップの為の マイクロリングの障害耐性を持つ 光通信オンチップネットワーク マイヤー マイケル コンラッド

博士号学位のために2017 年3 月に提出


人々はコンピューティング・システムにおいて、常により高度な機能を求め続け、 その結果、技術の規模を飛躍的に拡大してきました。しかし、この状況にも変化の
兆しが見えてきました。一つのIC チップ上で消費される電力は増加の一途をたど り、近年ではCPU のコアの能力そのものと同等に、そこで消費される電力の効率性
も重要視されてきました。現在、電子ネットワークオンチップ(NoCs)は様々な要 因によって性能の限界に近づいてきています。 オンチップ光ネットワーク(PNoCs)は現在、研究対象として最も注目されている ものの一つです。PNoCs はこれまでの電子NoCs に比べ幾つかの点で優位性を示し ております。それらは、高帯域幅でのサポート、距離に依存しない消費電力、レイ テンシや1ワットあたりの性能などです。波長分割多重通信は複数の並列での光の 流れを一つの導波管で行うことができ、MR は40GHz の速度での切り替えを可能 で、波長選択変調器またはスイッチとして使用することができます。このことは、 複数ビットのデータを同じ導波管で同時に伝達することが可能ということで、一つの導線に1ビットという制限のある電子回路とは異なるものです。また、他の利点 としては、一度経路が形成されてしまえば、データは起点から終点まで一気に到達 することが挙げられます。つまり、データのバッファーを何度も行う必要がないと いうことであり、消費電力を抑えることにもつながります。 フォトニック領域は放熱によって瞬間的な故障を引き起こすことはありませんが、 経年劣化はもちろん工程変動(PV)や熱変動(TV)には影響を受けます。劣化は動 的な構成品及び温度変化の高い部分で発生します。オプティカル領域では、MR や 導波管、ルータなどで故障が発生します。動的機器の光検出器などは、導波管など の受動的機器に比べ故障発生の割合が高くなります。また、PNoC に高い脆弱性が あるとされた場合、故障により単一障害が発生する可能性や、故障したMR がメッ
本論文では、将来のオンチップ光ネットワークのための、新たな光回路アルゴリズ ムとその構造を提案します。 第一に、複数の故障したMR を処理する能力を持つ、新たな障害耐性のある光スイ ッチを提案します。このスイッチは5つのノンブロッキングポートを持つ光ルータ をベースにしています。これは、MR が反対方向に進まないように(東から西へま たは北から南へ)する必要があります。またこのスイッチはPHENIC で使用された ハイブリッド空間スイッチィングも取り扱うことが可能です。 第二に、MR の故障をチェックし、適切なMR を割り当てる障害耐性パス設定アルゴ リズムを提案します。これは以前の二つのMRST の一つが異常状態にあるというこ とを意味しています。さらに、これには2つのMR 設定テーブルを使用しなければ なりません。一つは通常使用のため、もう一つはバックアップパスのためとなりま す。これにより、全てのルーティングの決定が一つの光スイッチの中で行われま す。 第三に、オプティカル層での電力見積りのスキームを提案します。これにはルート 決定に使用できるほどの速さが必要です。計算のスピードが要求されるため、計算 そのものが単純でなければなりません。 最後に、ネットワークが「歪み」に基づいたルーティングの決定を可能とする回路 アルゴリズムとその構造を提案します。この歪み値は故障したMR の数とノードの 光力に基づきます。高温のノードや故障数の多いノード、高通信量を避けることに より、ネットワークの信頼性と性能が進展することになります。 提案したアルゴリズムと構造を、複数のフォトニック部品を組み込んだ詳細な物理 モデルの離散型シミュレーターで評価を行い、その結果、性能と電力において最小 の犠牲で、高い信頼性を得ることができました。完成したシステムはオプティカル 構成品における工程変動および熱変動の問題にも対処でき、これまでに存在したも



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